JPS60247921A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60247921A JPS60247921A JP59102499A JP10249984A JPS60247921A JP S60247921 A JPS60247921 A JP S60247921A JP 59102499 A JP59102499 A JP 59102499A JP 10249984 A JP10249984 A JP 10249984A JP S60247921 A JPS60247921 A JP S60247921A
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- JP
- Japan
- Prior art keywords
- semiconductor device
- impurity layer
- ions
- capacitor
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体集積回路における不純物のイオン注入技
術に関する。
術に関する。
近年の半導体集積回路における素子の微細化傾向には著
しいものがあるが、素子面積の微小化と共に、第１回に
示すｆｌねき、基板を垂直に食刻した構造が不可欠なも
のになってきた。例えば、第１図の凹部１に絶縁膜２を
充填することにより（第２図）素子分離構造を実現する
ことができるし、また、凹部表面に薄い絶縁＆３を形成
した後、凹部を導電体４で充填すれば占有面積の小さい
大容量キャパシタが実現される。（第３図）、しかし、
上述の素子分離構造あるいはキャパシタにおいては、第
２，３図中に斜線で示す溝の表面部位に高濃度の不純物
層を形成する必要がある。代表的不純物層形成方法とし
てイオン注入による方法があるが、注入イオンの直進性
のため第４図に示す如く、垂直に切りたった溝の側壁部
にはイオンは入らず、専ら溝の底面部あるいは表面に平
行な面部に不純物層が形成される。イオン注入以外の不
純物層形成方法として気相拡散，固有拡散法が知られて
いるがいずれもプロセスが複雑で制御性に難点があり、
実用的な不純物層形成法としては不適格である。
しいものがあるが、素子面積の微小化と共に、第１回に
示すｆｌねき、基板を垂直に食刻した構造が不可欠なも
のになってきた。例えば、第１図の凹部１に絶縁膜２を
充填することにより（第２図）素子分離構造を実現する
ことができるし、また、凹部表面に薄い絶縁＆３を形成
した後、凹部を導電体４で充填すれば占有面積の小さい
大容量キャパシタが実現される。（第３図）、しかし、
上述の素子分離構造あるいはキャパシタにおいては、第
２，３図中に斜線で示す溝の表面部位に高濃度の不純物
層を形成する必要がある。代表的不純物層形成方法とし
てイオン注入による方法があるが、注入イオンの直進性
のため第４図に示す如く、垂直に切りたった溝の側壁部
にはイオンは入らず、専ら溝の底面部あるいは表面に平
行な面部に不純物層が形成される。イオン注入以外の不
純物層形成方法として気相拡散，固有拡散法が知られて
いるがいずれもプロセスが複雑で制御性に難点があり、
実用的な不純物層形成法としては不適格である。
本発明は上記従来法を改善したもので、制御性よく、ま
た簡便なプロセスで垂直に切りたった溝の側面に不純物
層？形成する方法を提供する・ものである。
た簡便なプロセスで垂直に切りたった溝の側面に不純物
層？形成する方法を提供する・ものである。
本発明は、イオン注入を行なう際にアモルファス物質か
らなるｄｉｆｆｕｓｅｒ を用いて直進イオンの方向を
ランダムにする点に特徴がある。
らなるｄｉｆｆｕｓｅｒ を用いて直進イオンの方向を
ランダムにする点に特徴がある。
本発明は、従来のイオン注入技術を改良したものである
ため、同技術のもつ制御性の良さをそのまま用いること
ができる。以下、実施例にて本発明を詳説する。
ため、同技術のもつ制御性の良さをそのまま用いること
ができる。以下、実施例にて本発明を詳説する。
第５図は本発明をキャパシタに応用した例を示す。Ｐ
ｍＳ ｉ基板５に周知の方法で素子分離用絶縁膜６を形
成した後、キャパシタ形成用の溝７（底面積ＩＸＩμｍ
２．深さ５μｍ）を反応性イオンエツチング法によ膜形
成した。次に、第６図に示す本発明のイオン注入法を用
いて溝の表面、および基板表面にＮ型不純物層８を形成
した。第６図において９は厚さｌ０００Ａの８ｉ０２腹
であシ、該８ｉ０゜膜と基板の間は約１μｍの間隔があ
けられている。
ｍＳ ｉ基板５に周知の方法で素子分離用絶縁膜６を形
成した後、キャパシタ形成用の溝７（底面積ＩＸＩμｍ
２．深さ５μｍ）を反応性イオンエツチング法によ膜形
成した。次に、第６図に示す本発明のイオン注入法を用
いて溝の表面、および基板表面にＮ型不純物層８を形成
した。第６図において９は厚さｌ０００Ａの８ｉ０２腹
であシ、該８ｉ０゜膜と基板の間は約１μｍの間隔があ
けられている。
前記８ｊＯ＊Ｊｌｉはアモルファス物質であるため、イ
オン注入を第６図の矢印の如く行なうと、注入イオンは
前記８ｉ０□展によって散乱し、様々な角度で半導体基
板に入射する。その結果、従来、イオン注入できなかっ
た深い溝の側壁部にも不純物を注入することができる。
オン注入を第６図の矢印の如く行なうと、注入イオンは
前記８ｉ０□展によって散乱し、様々な角度で半導体基
板に入射する。その結果、従来、イオン注入できなかっ
た深い溝の側壁部にも不純物を注入することができる。
即ち、本発明の特徴は前記８ｉ０２膜の如き、イ誓ン注
入のｄｉｆｆｕｓｅｒ を用いることにある。第７図に
、該５ｉｎ２膜の全体図を示す。
入のｄｉｆｆｕｓｅｒ を用いることにある。第７図に
、該５ｉｎ２膜の全体図を示す。
該８ｉ０．膜１０は、８ｉ 基板表面を酸化した後、中
央部の８ｉ を裏面より食刻することにより得られる。
央部の８ｉ を裏面より食刻することにより得られる。
周辺部の８ｉ 残部１１は、該５ｉｏｚｊｌの支持体と
して作用する。イオン注入すべき半導体基板１２と前記
Ｓｉｎ、膜は、微小なｇａｐ １３で離されている。本
発明のイオン注入によシ表面にＮ型不純物層８を形成し
た後、半導体基板の表面には熱酸化によりキャパシタの
絶縁膜となるべき５ｉ０２ｊｌｋ １４を形成した。
して作用する。イオン注入すべき半導体基板１２と前記
Ｓｉｎ、膜は、微小なｇａｐ １３で離されている。本
発明のイオン注入によシ表面にＮ型不純物層８を形成し
た後、半導体基板の表面には熱酸化によりキャパシタの
絶縁膜となるべき５ｉ０２ｊｌｋ １４を形成した。
次にキャパシタの電極となるべきＰｏ １ ｙ ８ ｉ
１５が溝部を埋めるように形成され、所望のφ型かつ
大容量のキャパシタが得られた。
１５が溝部を埋めるように形成され、所望のφ型かつ
大容量のキャパシタが得られた。
上記実施例においてはｄｉｆｆｕｓｅｒ として８ｉ０
ｔ［％を用いたが、イオンを散乱する機能をもつ物質で
あれば何でもよい。更Ｋ 、 １ｌｌＥｄｉｆｆｕｓｅ
ｒ ｆ）厚さも、イオンに対し適度の透過率をもってい
ればよく、その厚さは適宜設定することができる。一方
、ｄｉｆｆｕｓｅｒ と半導体基板の間隔はイオンの散
乱角を考えるとなるべく小さい方がよい。
ｔ［％を用いたが、イオンを散乱する機能をもつ物質で
あれば何でもよい。更Ｋ 、 １ｌｌＥｄｉｆｆｕｓｅ
ｒ ｆ）厚さも、イオンに対し適度の透過率をもってい
ればよく、その厚さは適宜設定することができる。一方
、ｄｉｆｆｕｓｅｒ と半導体基板の間隔はイオンの散
乱角を考えるとなるべく小さい方がよい。
第１図は半導体基板に形成した垂直な溝を示す断面図、
第２図は素子分離帯としての前記溝部を示す断面図、第
３図はキャパシタとしての前記溝部を示す断面図、第４
図は従来のイオン注入法による不純物ドーピングを示す
断面図、第５因は本発明を用いて形成したキャパシタを
示す断面図、第６図は本発明の原理を示す断面図、第７
図はｄｉｆｆｕｓｅｒ と半導体基板の全体を示す断面
図である。 図において、 １・・・溝部 ２・・・絶縁物 ３・・・絶縁ｊｌｋ４・・・導電物 ５・・・Ｐ型Ｓｉ基板 ６・・・素子分離用絶縁膜７・
・・溝部 ８・・・Ｎ型不純物層 １４−− Ｓｔｏｗ ｍｌ １５−−− ｐｏｌｙ ８
ｉ 電！９−．８ｉ０． ＠からなるｄｉｆｆｕｓｅｒ
ｌｏ・・・８ｉ０，１１！１１・・・支持わく１２・・
・半導体基板 １３・・・スペース代理人 弁理士 則
近 憲 佑 （ほか１名）第１図 第２図 第３図 第４図 第５図 第６図 第・ ７ 図
第２図は素子分離帯としての前記溝部を示す断面図、第
３図はキャパシタとしての前記溝部を示す断面図、第４
図は従来のイオン注入法による不純物ドーピングを示す
断面図、第５因は本発明を用いて形成したキャパシタを
示す断面図、第６図は本発明の原理を示す断面図、第７
図はｄｉｆｆｕｓｅｒ と半導体基板の全体を示す断面
図である。 図において、 １・・・溝部 ２・・・絶縁物 ３・・・絶縁ｊｌｋ４・・・導電物 ５・・・Ｐ型Ｓｉ基板 ６・・・素子分離用絶縁膜７・
・・溝部 ８・・・Ｎ型不純物層 １４−− Ｓｔｏｗ ｍｌ １５−−− ｐｏｌｙ ８
ｉ 電！９−．８ｉ０． ＠からなるｄｉｆｆｕｓｅｒ
ｌｏ・・・８ｉ０，１１！１１・・・支持わく１２・・
・半導体基板 １３・・・スペース代理人 弁理士 則
近 憲 佑 （ほか１名）第１図 第２図 第３図 第４図 第５図 第６図 第・ ７ 図
Claims (1)
- 【特許請求の範囲】 ■ 凹凸を有する半導体基板に、注入イオンの散乱体を
介してイオン注入して不純物層を形成する半導体装置の
製造方法。 ■ 散乱体はアモルファス物質の薄膜からなることを特
徴とする特許 の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102499A JPS60247921A (ja) | 1984-05-23 | 1984-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102499A JPS60247921A (ja) | 1984-05-23 | 1984-05-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247921A true JPS60247921A (ja) | 1985-12-07 |
Family
ID=14329099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102499A Pending JPS60247921A (ja) | 1984-05-23 | 1984-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247921A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6802719B2 (en) | 2000-09-09 | 2004-10-12 | Zetex Plc | Implantation method |
| JP2013513252A (ja) * | 2009-12-08 | 2013-04-18 | エスエス エスシー アイピー、エルエルシー | 打込みされた側壁を有する半導体デバイスを製造する方法およびそれによって製造されたデバイス |
-
1984
- 1984-05-23 JP JP59102499A patent/JPS60247921A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6802719B2 (en) | 2000-09-09 | 2004-10-12 | Zetex Plc | Implantation method |
| JP2013513252A (ja) * | 2009-12-08 | 2013-04-18 | エスエス エスシー アイピー、エルエルシー | 打込みされた側壁を有する半導体デバイスを製造する方法およびそれによって製造されたデバイス |
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