JPS60249362A - 固体撮像装置の製造方法 - Google Patents
固体撮像装置の製造方法Info
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- JPS60249362A JPS60249362A JP59105368A JP10536884A JPS60249362A JP S60249362 A JPS60249362 A JP S60249362A JP 59105368 A JP59105368 A JP 59105368A JP 10536884 A JP10536884 A JP 10536884A JP S60249362 A JPS60249362 A JP S60249362A
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- layer
- well
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- solid
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は固体撮像装置の製造方法、特に半導体基板上に
形成されたウェル構造を有する固体撮像装置の製造方法
に関する。
形成されたウェル構造を有する固体撮像装置の製造方法
に関する。
00Dに代表される固体撮像装置は、近年イメージセン
サ等に盛んに用いられてきている。第2図に従来の一般
的なインターライン転送方式CCD撮像装置の画素部断
面構造図を示す。この撮像装置は単一のpウェル構造を
有する型のもので、n型半導体基板10表面層にpウェ
ル層2が設けられている。とのpウェル層の表面層には
、光入射により生成される信号電荷を蓄積するためのn
型の感光部3、この蓄積された信号電荷を読出すために
転送を行い埋込チャネル領域を形成する垂直CCD部4
、感光部3に発生した過剰な信号電荷を排出するための
n+型オーバーフロードレイン部5(以下OFD部とい
う)、信号電荷に対して電位障壁となるわ一部オーバー
フローコントロールゲート領域6(以下oFcG@[と
いう)、がそれぞれ形成され単位セルを構成する。また
、この単位セルどうしを分離するためにp+型チャネル
ストップ領域7が所定位置に設けられる。これら各領域
を含んだpウェル層2の表面には5102絶縁膜8が形
成され、この絶縁膜8内に互いに所定間隔をおいて第1
の多結晶シリコン電極9および第2の多結晶シリコン電
極10が設けられている。なお、絶縁膜8のうち第2の
多結晶シリコン電極10付近より上層部ばCVD酸化膜
となっている。絶縁膜8の上にはA//極11が形成さ
れる。 このA/電電極工注感光部3に対応する部分に
開口窓12を有する。このAI!電極11は、O′FC
G領域6の電位井戸を所定の値に制御するとともに光シ
ールドとしての機能も果たす。更にこの上にPE3G膜
あるいは低温SiN膜から成ルバッシベーション膜工3
が形成される。
サ等に盛んに用いられてきている。第2図に従来の一般
的なインターライン転送方式CCD撮像装置の画素部断
面構造図を示す。この撮像装置は単一のpウェル構造を
有する型のもので、n型半導体基板10表面層にpウェ
ル層2が設けられている。とのpウェル層の表面層には
、光入射により生成される信号電荷を蓄積するためのn
型の感光部3、この蓄積された信号電荷を読出すために
転送を行い埋込チャネル領域を形成する垂直CCD部4
、感光部3に発生した過剰な信号電荷を排出するための
n+型オーバーフロードレイン部5(以下OFD部とい
う)、信号電荷に対して電位障壁となるわ一部オーバー
フローコントロールゲート領域6(以下oFcG@[と
いう)、がそれぞれ形成され単位セルを構成する。また
、この単位セルどうしを分離するためにp+型チャネル
ストップ領域7が所定位置に設けられる。これら各領域
を含んだpウェル層2の表面には5102絶縁膜8が形
成され、この絶縁膜8内に互いに所定間隔をおいて第1
の多結晶シリコン電極9および第2の多結晶シリコン電
極10が設けられている。なお、絶縁膜8のうち第2の
多結晶シリコン電極10付近より上層部ばCVD酸化膜
となっている。絶縁膜8の上にはA//極11が形成さ
れる。 このA/電電極工注感光部3に対応する部分に
開口窓12を有する。このAI!電極11は、O′FC
G領域6の電位井戸を所定の値に制御するとともに光シ
ールドとしての機能も果たす。更にこの上にPE3G膜
あるいは低温SiN膜から成ルバッシベーション膜工3
が形成される。
以上のように一般に単位セルの各領域は半導体基板に直
接設けられるのではなく、この半導体基板上に形成され
たウェル層に設けられる。これは次のような理由による
。即ち、感光部3をはじめとする各領域を半導体基板1
上に直接設けたとすると、開口窓12から入射した光は
半導体基板1内で光電変換される。その結果発生した電
荷の大部分は感光部3に蓄積されるが、半導体基板1の
深部で発生した電荷は等方的に拡散し、その一部分が別
な単位セルの感光部あるいは垂直00D部にまで侵入し
、いわゆるスミア現象が起こり弊害が生ずるのである。
接設けられるのではなく、この半導体基板上に形成され
たウェル層に設けられる。これは次のような理由による
。即ち、感光部3をはじめとする各領域を半導体基板1
上に直接設けたとすると、開口窓12から入射した光は
半導体基板1内で光電変換される。その結果発生した電
荷の大部分は感光部3に蓄積されるが、半導体基板1の
深部で発生した電荷は等方的に拡散し、その一部分が別
な単位セルの感光部あるいは垂直00D部にまで侵入し
、いわゆるスミア現象が起こり弊害が生ずるのである。
感光部3をはじめとする各領域をpウェル層2に形成す
ると、pウェル層2とn型半導体基板1との間に電1位
障壁を設けることができ、半導体基板深部で発生した余
分な電荷が別な単位セルの感光部あるいは垂直CCD部
に侵入するのをブロックすることができ、スミア現象の
低減が図れるのである。
ると、pウェル層2とn型半導体基板1との間に電1位
障壁を設けることができ、半導体基板深部で発生した余
分な電荷が別な単位セルの感光部あるいは垂直CCD部
に侵入するのをブロックすることができ、スミア現象の
低減が図れるのである。
第3図に従来の二層pウェル構造を有するOOD撮像装
置の画素部断面構造図を示す。ここで、第2図に示す装
置と同一要素については同一符号を付し説明を省略する
。この装置では、OFD部5および0FCG領域6を設
げるかわりにpウェル層2を、深いpウェル層2−1と
浅いpウェル層2−2とで構成することにより第2図に
示す装置と同様の機能をもたせている。この装置では感
光部3の下のpウェル層が浅いためスミア現象の低減を
更に図ることができる。また、一般に強力な光が入射し
た場合に感光部3に蓄積される電荷が急激に増加し、過
剰電荷が垂直CCD部4等に入り込むブルーミング現象
が生じることがあるが、この装置では感光部3と半導体
基板1との間にバンチスルーが生じ、過剰電荷を半導体
基板1に排出しブルーミング現象を防げる利点がある。
置の画素部断面構造図を示す。ここで、第2図に示す装
置と同一要素については同一符号を付し説明を省略する
。この装置では、OFD部5および0FCG領域6を設
げるかわりにpウェル層2を、深いpウェル層2−1と
浅いpウェル層2−2とで構成することにより第2図に
示す装置と同様の機能をもたせている。この装置では感
光部3の下のpウェル層が浅いためスミア現象の低減を
更に図ることができる。また、一般に強力な光が入射し
た場合に感光部3に蓄積される電荷が急激に増加し、過
剰電荷が垂直CCD部4等に入り込むブルーミング現象
が生じることがあるが、この装置では感光部3と半導体
基板1との間にバンチスルーが生じ、過剰電荷を半導体
基板1に排出しブルーミング現象を防げる利点がある。
次に、第3図に示した装置の従来の方法によるpウェル
層形成工程を第4図を用いて説明する。
層形成工程を第4図を用いて説明する。
まずn型半導体基板1上に厚み100〜2000 X程
度の酸化膜14を形成し、その上にレジスト層15を形
成する。そして深いpウェル層形成傾城およびマーカ部
16の各領域のレジストを取除き、この領域に所定の加
速エネルギおよびドーズ量をもったB+イオン注入を行
う(第4(a)図)。次に残ったレジスト層15をマス
クとして酸化膜14をエツチングにより除去し、その後
レジスト層15も除去する(第4(b)図)。続いて1
100〜1250℃程度の高温において、02を一部含
んだN2雰囲気中で所定時間B+拡散を行い深いpウェ
ル層2−1を形成させる。
度の酸化膜14を形成し、その上にレジスト層15を形
成する。そして深いpウェル層形成傾城およびマーカ部
16の各領域のレジストを取除き、この領域に所定の加
速エネルギおよびドーズ量をもったB+イオン注入を行
う(第4(a)図)。次に残ったレジスト層15をマス
クとして酸化膜14をエツチングにより除去し、その後
レジスト層15も除去する(第4(b)図)。続いて1
100〜1250℃程度の高温において、02を一部含
んだN2雰囲気中で所定時間B+拡散を行い深いpウェ
ル層2−1を形成させる。
このとき、酸化膜14とn型半導体基板1との界面およ
びn型半導体基板1の露出面は共に酸化され、新たな酸
化膜141が形成される。酸化膜14とn型半導体基板
1との界面と、半導体基板1の露出面と、では酸化速度
が異なる(後者が大)ため、結果的にn型半導体基板1
0表面には段差ができ、マニカ部16にもこの段差がつ
きパターンが形成される。次に酸化膜14’を全面除去
し、再び厚み100〜2oooX程度の酸化膜17を形
成する(第4(d)図)。
びn型半導体基板1の露出面は共に酸化され、新たな酸
化膜141が形成される。酸化膜14とn型半導体基板
1との界面と、半導体基板1の露出面と、では酸化速度
が異なる(後者が大)ため、結果的にn型半導体基板1
0表面には段差ができ、マニカ部16にもこの段差がつ
きパターンが形成される。次に酸化膜14’を全面除去
し、再び厚み100〜2oooX程度の酸化膜17を形
成する(第4(d)図)。
前記マーカ部16のパターンは残ったままである。
次にこの上にレジスト層18を形成し、マーカ部16を
利用して位置合わせしてPEPを行い、浅いpウェル層
形成領域およびマーカ部16の各領域のレジストを取除
き、この領域に所定の加速エネルギおよびドーズ量をも
ったtイオン注入を行う(第4(e)図)。次に残った
レジスト層18を除去し、1100〜1250℃程度の
高温において、02を一部含んだN2雰囲気中で所定時
間B+拡散を行い浅いpウェル層2−2を形成させる(
第4(f)図)。
利用して位置合わせしてPEPを行い、浅いpウェル層
形成領域およびマーカ部16の各領域のレジストを取除
き、この領域に所定の加速エネルギおよびドーズ量をも
ったtイオン注入を行う(第4(e)図)。次に残った
レジスト層18を除去し、1100〜1250℃程度の
高温において、02を一部含んだN2雰囲気中で所定時
間B+拡散を行い浅いpウェル層2−2を形成させる(
第4(f)図)。
前述の従来技術によるpウェル層形成工程では、pウェ
ル拡散と同時にマスク合せ用のマーカ部16を形成でき
るという利点はあるものの、第4(b)図に示すように
マーカ部16を形成させるために1〜2度n型基板表面
を露出させることになる。このようにシリコンの表面が
露出すると、各種薬品処理、ガス雰囲気、熱処理炉等に
汚染があった場合に悪影響を受ける。例えば、酸化膜の
エツチング工程あるいは前処理工程でシリコン表面に付
着した汚染物質が洗浄により十分除去されずに残った場
合、または、前処理後から高温拡散までの間に部屋の雰
囲気からの汚染物質がシリコン表面に付着した場合、拡
散工程ではこれらの不純物が混入した拡散が行われるこ
とになる。特に第4(b)図に示すように、酸化膜14
とシリコンの露出面とが交#に細いパターンとして配列
されているので、汚染物質の付着は洗浄によっては除去
しきれないことが多い。
ル拡散と同時にマスク合せ用のマーカ部16を形成でき
るという利点はあるものの、第4(b)図に示すように
マーカ部16を形成させるために1〜2度n型基板表面
を露出させることになる。このようにシリコンの表面が
露出すると、各種薬品処理、ガス雰囲気、熱処理炉等に
汚染があった場合に悪影響を受ける。例えば、酸化膜の
エツチング工程あるいは前処理工程でシリコン表面に付
着した汚染物質が洗浄により十分除去されずに残った場
合、または、前処理後から高温拡散までの間に部屋の雰
囲気からの汚染物質がシリコン表面に付着した場合、拡
散工程ではこれらの不純物が混入した拡散が行われるこ
とになる。特に第4(b)図に示すように、酸化膜14
とシリコンの露出面とが交#に細いパターンとして配列
されているので、汚染物質の付着は洗浄によっては除去
しきれないことが多い。
これらの汚染物質がバクテリヤあるいは雰囲気中のリン
ミスト等のn型不純物であると、pウェル拡散工程でp
ウェル内にn型不純物が混入することになる。中にはp
ウェル層を突き抜けてn型半導体基板1にまで到達する
不純物もある。また、これらの汚染物質が積層欠陥(S
tacking Fault)等の結晶欠陥を誘発する
物質であると、pウェル拡散工程で08F (0x1d
ation−1nduced Stackingpau
l、 )等の結晶欠陥が生じ、特にシリコン表面を露出
した状態で、高温02雰囲気中の酸化拡散を行うと、O
8Fの発生が著しい。
ミスト等のn型不純物であると、pウェル拡散工程でp
ウェル内にn型不純物が混入することになる。中にはp
ウェル層を突き抜けてn型半導体基板1にまで到達する
不純物もある。また、これらの汚染物質が積層欠陥(S
tacking Fault)等の結晶欠陥を誘発する
物質であると、pウェル拡散工程で08F (0x1d
ation−1nduced Stackingpau
l、 )等の結晶欠陥が生じ、特にシリコン表面を露出
した状態で、高温02雰囲気中の酸化拡散を行うと、O
8Fの発生が著しい。
以上のように、n型基板表面を露出させる工程をともな
う従来の方法によると、不純物の拡散、O8F等の結晶
欠陥が生じ、固体撮像素子の撮像特性に悪影響を及ぼす
ことになる。具体的には不純物の拡散は黒点、黒線等を
、O8F等の結晶欠陥は白点、白線等を、それぞれ主体
とした画像欠陥となり、歩留の低下を招くことになる。
う従来の方法によると、不純物の拡散、O8F等の結晶
欠陥が生じ、固体撮像素子の撮像特性に悪影響を及ぼす
ことになる。具体的には不純物の拡散は黒点、黒線等を
、O8F等の結晶欠陥は白点、白線等を、それぞれ主体
とした画像欠陥となり、歩留の低下を招くことになる。
そこで本発明は、半導体基板上にウェル構造を形成する
際に、不純物の混入および結晶欠陥の発生を防止するこ
とができる固体撮像装置の製造方法を提供することを目
的とする。
際に、不純物の混入および結晶欠陥の発生を防止するこ
とができる固体撮像装置の製造方法を提供することを目
的とする。
本発明の特徴は、ウェル構造を有する固体撮像装置の製
造過程において、ウェル構造を形成する工程の前に、位
置合わせのためのマーカを形成する工程を独立して行い
、ウェル構造形成工程において半導体基板の少なくとも
素子形成領域は表面を露出させずにウェル構造を形成し
、不純物の混入、結晶欠陥の発生を低減させ、画像欠陥
の低減化を図った点にある。
造過程において、ウェル構造を形成する工程の前に、位
置合わせのためのマーカを形成する工程を独立して行い
、ウェル構造形成工程において半導体基板の少なくとも
素子形成領域は表面を露出させずにウェル構造を形成し
、不純物の混入、結晶欠陥の発生を低減させ、画像欠陥
の低減化を図った点にある。
以下本発明を第1図に示す実施例に基づいて説明する。
まずn型半導体基板1上に厚み100〜2000 A程
度の酸化膜14を形成し、その上にレジスト層15を形
成する。続いてPEP工程によりマーカ部16およびダ
イシング部(図示されていない)等必要な部分のみのレ
ジスト層15を除去する。この時固体撮像装置の素子形
成領域はレジスト層15でマスクされている(第1(a
)図)。次にNH4F等によるウェットエツチングによ
り、マーカ部16等レジスト層15が除去された部分の
酸化膜14を除去する。続いてドライエツチング等によ
り露出したn型基板のシリコン表面を100〜2000
A程度エツチングし、マーカ部16にマスク合わせ用
の段差を形成した後(第1(b)図)、前記レジス)1
5を除去する。このエツチングの方法は、%に限定され
ず、マーク付けができる方法であればどのような方法で
行ってもよい。次に再度レジスト】8を塗布し、このマ
ーカ部16を利用して位置合わせしてapを行い、深い
pウェル層形成領域のレジストを取除き、この領域に所
定の加速エネルギおよびドーズ量をもったtイオン注入
を行う(第1 (C1図)。その後レジスト層18を除
去し、1100〜1250℃程度の高温において、02
を一部含んだN2雰囲気中で所定時間を拡散を行い深い
pウェル層2−1を形成させる。このとき、マーカ部1
6には新たな酸化膜が形成される。続いてこの上に再び
レジスト層19を形成し、マーカ部16を利用して位置
合わせしてPEPを行い、浅いpウェル層形成領域のレ
ジストを取除き、この領域に所定の加速エネルギおよび
ドーズ量をもったtイオン注入を行う(第1(e)図)
。次に残ったレジスト層19を除去し、1100〜12
50℃程度の高温において、0□を一部含んだN2雰囲
気中で所定時間肋拡散を行い浅いpウェル層2−2を形
成させる(第1(f)図)。
度の酸化膜14を形成し、その上にレジスト層15を形
成する。続いてPEP工程によりマーカ部16およびダ
イシング部(図示されていない)等必要な部分のみのレ
ジスト層15を除去する。この時固体撮像装置の素子形
成領域はレジスト層15でマスクされている(第1(a
)図)。次にNH4F等によるウェットエツチングによ
り、マーカ部16等レジスト層15が除去された部分の
酸化膜14を除去する。続いてドライエツチング等によ
り露出したn型基板のシリコン表面を100〜2000
A程度エツチングし、マーカ部16にマスク合わせ用
の段差を形成した後(第1(b)図)、前記レジス)1
5を除去する。このエツチングの方法は、%に限定され
ず、マーク付けができる方法であればどのような方法で
行ってもよい。次に再度レジスト】8を塗布し、このマ
ーカ部16を利用して位置合わせしてapを行い、深い
pウェル層形成領域のレジストを取除き、この領域に所
定の加速エネルギおよびドーズ量をもったtイオン注入
を行う(第1 (C1図)。その後レジスト層18を除
去し、1100〜1250℃程度の高温において、02
を一部含んだN2雰囲気中で所定時間を拡散を行い深い
pウェル層2−1を形成させる。このとき、マーカ部1
6には新たな酸化膜が形成される。続いてこの上に再び
レジスト層19を形成し、マーカ部16を利用して位置
合わせしてPEPを行い、浅いpウェル層形成領域のレ
ジストを取除き、この領域に所定の加速エネルギおよび
ドーズ量をもったtイオン注入を行う(第1(e)図)
。次に残ったレジスト層19を除去し、1100〜12
50℃程度の高温において、0□を一部含んだN2雰囲
気中で所定時間肋拡散を行い浅いpウェル層2−2を形
成させる(第1(f)図)。
以上の実施例ではB+拡散を、02を一部含んだN2雰
囲気中で行ったが、n型基板上の素子形成領域はすべて
酸化膜14で覆われているため、0□は必ずしも含ませ
る必要はなく、非酸化性雰囲気中で行うこともできる。
囲気中で行ったが、n型基板上の素子形成領域はすべて
酸化膜14で覆われているため、0□は必ずしも含ませ
る必要はなく、非酸化性雰囲気中で行うこともできる。
B+拡散を非酸化性雰囲気中で行うと、深いpウェル
層形成時に、酸化膜14の厚みの増加がないため、1回
目のB+イオン注入工程(第1(C)図)と、2回目の
tイオン注入工程(第1(e)図)とで、加速エネルギ
を同じ値に設定することができる。また、拡散時にO8
Fが発生しないという利点もある。
層形成時に、酸化膜14の厚みの増加がないため、1回
目のB+イオン注入工程(第1(C)図)と、2回目の
tイオン注入工程(第1(e)図)とで、加速エネルギ
を同じ値に設定することができる。また、拡散時にO8
Fが発生しないという利点もある。
本実施例では、第3図に示す装置のpウェル層形成工程
について説明したが、第2図に示す単一のpウェル構造
を有する装置についても同様に本発明による方法を適用
できる。
について説明したが、第2図に示す単一のpウェル構造
を有する装置についても同様に本発明による方法を適用
できる。
また、本実施例では、半導体基板上の絶縁膜が酸化膜で
ある場合について説明したが、絶縁膜が酸化膜層とその
上に形成された窒化膜層との二層から成る装置について
も同様に本発明の実施が可能である。この場合、B+拡
散を02を含んだ雰囲気中で行っても、絶縁膜の厚みは
ほとんど増加せず、また、08Fもほとんど発生しない
。
ある場合について説明したが、絶縁膜が酸化膜層とその
上に形成された窒化膜層との二層から成る装置について
も同様に本発明の実施が可能である。この場合、B+拡
散を02を含んだ雰囲気中で行っても、絶縁膜の厚みは
ほとんど増加せず、また、08Fもほとんど発生しない
。
更に、本実施例ではpウェル層を形成する場合について
説明したが、nウェル層を有する固体撮像装置の場合に
も、nウェル層形成工程において本発明を実施すること
ができる。
説明したが、nウェル層を有する固体撮像装置の場合に
も、nウェル層形成工程において本発明を実施すること
ができる。
また、本発明はウェル層を有する固体撮像装置であれば
、どのような装置についても実施可能であり、実施例の
ようなCCD装置の他、MOSセンサ、電荷注入装置(
Charge工njection Device)等に
も広く応用できる。
、どのような装置についても実施可能であり、実施例の
ようなCCD装置の他、MOSセンサ、電荷注入装置(
Charge工njection Device)等に
も広く応用できる。
以上のとおり本発明によれば、固体撮像装置の製造過程
において、半導体基板の少なくとも素子形成領域は表面
を露出させずにウェル構造を形成するようにしたため、
ウェル形成時の不純物の混入、結晶欠陥の発生が低減し
、画像欠陥の低減化を図ることができ、また、歩留を向
上させることができる。
において、半導体基板の少なくとも素子形成領域は表面
を露出させずにウェル構造を形成するようにしたため、
ウェル形成時の不純物の混入、結晶欠陥の発生が低減し
、画像欠陥の低減化を図ることができ、また、歩留を向
上させることができる。
第1図は本発明の一実施例の工程説明図、第2図は従来
の一般的なインターライン転送方式の単一ウェル型CC
D撮像装置の画素部断面構造図、第3図は二層ウェル型
00D撮像装置の画素部断面構造図、第4図は従来の固
体撮像装置のpウェル形成工程説明図である。 1・・・n型半導体基板、2・・・pウェル層、3用感
光部、4・・・垂直00D部、5・・・n+型オーバー
フロードレイン部(OFD部)、6・・・n−型オーバ
ーフローコントロールゲート領域(0FCG領域)、7
・・・p+型チャネルストップ領域、訃−・5in2絶
縁膜、9・・・第1の多結晶シリコン電極、10・・・
第2の多結晶シリコン電極、11・・・A/電極、12
・・・開口窓、13・・・パッシヘ−シw ン11L
t4川酸化111.15・・・レジスト層、16・・・
マーカ部、17・・・酸化膜、18 、19・・・レジ
スト層。 出願人代理人 猪 股 清 色 1 図 、(C) (f) 52 図 ら4 (0) 日中 (b) (C) +4’ (d) 7 L□□□□□□ (f)
の一般的なインターライン転送方式の単一ウェル型CC
D撮像装置の画素部断面構造図、第3図は二層ウェル型
00D撮像装置の画素部断面構造図、第4図は従来の固
体撮像装置のpウェル形成工程説明図である。 1・・・n型半導体基板、2・・・pウェル層、3用感
光部、4・・・垂直00D部、5・・・n+型オーバー
フロードレイン部(OFD部)、6・・・n−型オーバ
ーフローコントロールゲート領域(0FCG領域)、7
・・・p+型チャネルストップ領域、訃−・5in2絶
縁膜、9・・・第1の多結晶シリコン電極、10・・・
第2の多結晶シリコン電極、11・・・A/電極、12
・・・開口窓、13・・・パッシヘ−シw ン11L
t4川酸化111.15・・・レジスト層、16・・・
マーカ部、17・・・酸化膜、18 、19・・・レジ
スト層。 出願人代理人 猪 股 清 色 1 図 、(C) (f) 52 図 ら4 (0) 日中 (b) (C) +4’ (d) 7 L□□□□□□ (f)
Claims (1)
- 【特許請求の範囲】 1、半導体基板上に絶縁膜を形成する工程と、この絶縁
膜の一部分を位置合わせ用のマーカとじて除去する工程
と、前記半導体基板の少なくとも素子形成領域が前記絶
縁膜に覆われた状態で、前記マーカを利用して前記半導
体基板にウェル構造を形成する工程と、を有することを
特徴とする固体撮像装置の製造方法。 2、絶縁膜が酸化膜であることを特徴とする特許請求の
範囲第1項記載の固体撮像装置の製造方法。 3、絶縁膜が酸化膜と窒化膜との二層からなることを特
徴とする特許請求の範囲第1項記載の固体撮像装置の製
造方法。 4、ウェル構造を形成する工程が、酸素を一部含んだ窒
素雰囲気中で行う拡散工程を含むことを特徴とする特許
請求の範囲第1項乃至第3項のいずれかに記載の固体撮
像装置の製造方法。 5、ウェル構造を形成する工程が、非酸化性の雰囲気中
で行う拡散工程を含むことを特徴とする特許請求の範囲
第1項乃至第3項のいずれかに記載の固体撮像装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105368A JPH0763089B2 (ja) | 1984-05-24 | 1984-05-24 | 固体撮像装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105368A JPH0763089B2 (ja) | 1984-05-24 | 1984-05-24 | 固体撮像装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249362A true JPS60249362A (ja) | 1985-12-10 |
| JPH0763089B2 JPH0763089B2 (ja) | 1995-07-05 |
Family
ID=14405769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105368A Expired - Lifetime JPH0763089B2 (ja) | 1984-05-24 | 1984-05-24 | 固体撮像装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763089B2 (ja) |
-
1984
- 1984-05-24 JP JP59105368A patent/JPH0763089B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763089B2 (ja) | 1995-07-05 |
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