JPS60249363A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60249363A JPS60249363A JP59104531A JP10453184A JPS60249363A JP S60249363 A JPS60249363 A JP S60249363A JP 59104531 A JP59104531 A JP 59104531A JP 10453184 A JP10453184 A JP 10453184A JP S60249363 A JPS60249363 A JP S60249363A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- layer
- collector
- emitter
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
- H10D62/184—Base regions of bipolar transistors, e.g. BJTs or IGBTs of lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路中の横形トランジスタの構造に
係り、特ら寄生ベース抵抗の低減、および電流容量の増
大に好適な素子構造に関する。
係り、特ら寄生ベース抵抗の低減、および電流容量の増
大に好適な素子構造に関する。
従来、特開昭５８−７９７５２号等に示されるアナログ
ＩＣ等のバイポーラ形集積回路装置に用いられるｐｎｐ
トランジスタ等の横形トランジスタでは、ｎｐｎトラン
ジスタ等の縦形トランジスタに比べて、寄生ベース抵抗
が大きいため、遮断周波数が小さい欠点があった。また
、横形動作のためのコレクタとエミッタの実効対向面積
が小さく、電流容量が小さい欠点があった。
ＩＣ等のバイポーラ形集積回路装置に用いられるｐｎｐ
トランジスタ等の横形トランジスタでは、ｎｐｎトラン
ジスタ等の縦形トランジスタに比べて、寄生ベース抵抗
が大きいため、遮断周波数が小さい欠点があった。また
、横形動作のためのコレクタとエミッタの実効対向面積
が小さく、電流容量が小さい欠点があった。
本発明の目的は以上の欠点を改良し、低ベース抵抗化に
より遮断周波数を高め、またエミッタとコレクタの対向
面積を増やすことによって大電流容量化をはかった。横
形トランジスタを提供することにある。
より遮断周波数を高め、またエミッタとコレクタの対向
面積を増やすことによって大電流容量化をはかった。横
形トランジスタを提供することにある。
本発明では、第１にベースコンタクト取り出し用ｎ９拡
散層を設ける位置のｎ形エピタキシャル層の厚さを、エ
ツチング等による溝によって低減し、ｎ“拡散層とｎ１
埋込層を接触または接近させてその間の抵抗を低減する
。また第２に、エミッタの中央部とコレクタの周囲部の
位置に浅溝または溝を形成して凹形化しておくことによ
り、溝の傾斜部の効果でここに形成したベースとエミッ
タの対向面積を増大させる。これにより大電流容量化す
るものである。
散層を設ける位置のｎ形エピタキシャル層の厚さを、エ
ツチング等による溝によって低減し、ｎ“拡散層とｎ１
埋込層を接触または接近させてその間の抵抗を低減する
。また第２に、エミッタの中央部とコレクタの周囲部の
位置に浅溝または溝を形成して凹形化しておくことによ
り、溝の傾斜部の効果でここに形成したベースとエミッ
タの対向面積を増大させる。これにより大電流容量化す
るものである。
以下、本発明の嚢胞例を図を用いて説明する。
第１図は本発明筒１の実施例である。（ｂ）図が平面バ
タン図、（、）図がＡ−Ａ’線の断面図である。横形ｐ
ｎｐトランジスタで、エミッタ６１の周囲をコレクタ６
２が囲んでいる。素子の分１Ｉｔ（アイソレーション）
は溝４と、その下のチャネル・ストッパｐ形層５を併用
して行なわれている。本発明では、ベースコンタクト取
出し用ｎ４拡散層７の位置を含むように溝を形成し、拡
散層７とｎ ＋埋込層２の間を接近（本図では接触）さ
せたものである。従来は拡散層７はｎ一層３の表面から
拡散形成されるため、７と２の間にｎ一層３が存在し、
このため不要な寄生ベース抵抗が大きかった。本発明で
は７と２の間のｎ一層の厚さを低減もしくは無くするこ
とにより、寄生ベース抵抗を低減し、高速化がはかれる
効果を有する。
タン図、（、）図がＡ−Ａ’線の断面図である。横形ｐ
ｎｐトランジスタで、エミッタ６１の周囲をコレクタ６
２が囲んでいる。素子の分１Ｉｔ（アイソレーション）
は溝４と、その下のチャネル・ストッパｐ形層５を併用
して行なわれている。本発明では、ベースコンタクト取
出し用ｎ４拡散層７の位置を含むように溝を形成し、拡
散層７とｎ ＋埋込層２の間を接近（本図では接触）さ
せたものである。従来は拡散層７はｎ一層３の表面から
拡散形成されるため、７と２の間にｎ一層３が存在し、
このため不要な寄生ベース抵抗が大きかった。本発明で
は７と２の間のｎ一層の厚さを低減もしくは無くするこ
とにより、寄生ベース抵抗を低減し、高速化がはかれる
効果を有する。
第２図は本発明の第２の実施例である。本構造では、コ
レクタ６２と、分離用拡散層５の間の距離を、レイアウ
トルールで決まる最小距離よりも実質的に大きくし、こ
の領域に溝を設けて６２と５の間に存在するｎ一層３の
厚さを感じたものである。本発明の効果は、コレクタ６
２とｐ形層５の間の不要な寄生ｐｎｐトランジスタを低
効率化できることである。第２図の左側に示しである６
２と５の間はｎ＋拡散層７により隔てられているのでこ
ちらの寄生ｐｎｐトランジスタは無視できる。
レクタ６２と、分離用拡散層５の間の距離を、レイアウ
トルールで決まる最小距離よりも実質的に大きくし、こ
の領域に溝を設けて６２と５の間に存在するｎ一層３の
厚さを感じたものである。本発明の効果は、コレクタ６
２とｐ形層５の間の不要な寄生ｐｎｐトランジスタを低
効率化できることである。第２図の左側に示しである６
２と５の間はｎ＋拡散層７により隔てられているのでこ
ちらの寄生ｐｎｐトランジスタは無視できる。
図の右側の構造を素子周囲の７の存在しない辺に施すの
が有効である。
が有効である。
第３図は本発明筒３の実施例である。本発明では、６２
と５の間に溝を設け、さらに溝下にｎ＋拡散層７を設け
、これでコレクタ周囲を囲むものである。溝とｎ４拡散
層の併用により、６２と５の間の寄生ｐｎｐ）’ランジ
スタとほぼ完全に無効化できる。
と５の間に溝を設け、さらに溝下にｎ＋拡散層７を設け
、これでコレクタ周囲を囲むものである。溝とｎ４拡散
層の併用により、６２と５の間の寄生ｐｎｐ）’ランジ
スタとほぼ完全に無効化できる。
第４図は本発明筒４の実施例である。（ｂ）が平面バタ
ン図、（ａ）がＡ−Ａ’線の断面図である。
ン図、（ａ）がＡ−Ａ’線の断面図である。
本発明はエミッタ６１とコレクタ６２が対向して配置さ
れた構造で、素子面積が小さくなる効果を有する。本実
施例は前記第３の実施例の構造を対向形ｐｎｐ）’ラン
ジスタに適用したものである。
れた構造で、素子面積が小さくなる効果を有する。本実
施例は前記第３の実施例の構造を対向形ｐｎｐ）’ラン
ジスタに適用したものである。
しかし前記第１．第２の実施例を後述する第５゜第６の
実施例についても、第４図のような対向形構造を適用し
て各々同様の効果を有するものである。
実施例についても、第４図のような対向形構造を適用し
て各々同様の効果を有するものである。
第５図は本発明筒５の実施例である。本発明の第２の目
的は、横形トランジスタの電流容量を増大させることに
ある。一般に横形トランジスタでは、エミッタ６１とコ
レクタ６２の対向面が拡散層の側面だけであるため、対
向面積が小さく、電流容量が小さい欠点があった。本実
施例では、エミッタ６１の中央部の位置と、コレクタ６
２の周囲の位置にあらかじめ浅溝１００を形成しておき
、そこに拡散で６１．６２を形成する。これにより。
的は、横形トランジスタの電流容量を増大させることに
ある。一般に横形トランジスタでは、エミッタ６１とコ
レクタ６２の対向面が拡散層の側面だけであるため、対
向面積が小さく、電流容量が小さい欠点があった。本実
施例では、エミッタ６１の中央部の位置と、コレクタ６
２の周囲の位置にあらかじめ浅溝１００を形成しておき
、そこに拡散で６１．６２を形成する。これにより。
６１と６２の溝の斜面部に沿った面が略対面するように
なり、対向面積を増大できる。これにより電流容量が増
大する効果を有する。本実施例では、浅溝の深さは、６
１と６２がｎ“埋込層２に接触しないように選ばれてい
る。これにより、エミッタ・ベース間またはコレクタ・
ベース間の寄生接合容量の増大を防いでいる。
なり、対向面積を増大できる。これにより電流容量が増
大する効果を有する。本実施例では、浅溝の深さは、６
１と６２がｎ“埋込層２に接触しないように選ばれてい
る。これにより、エミッタ・ベース間またはコレクタ・
ベース間の寄生接合容量の増大を防いでいる。
第６図は本発明筒６の実施例である。本実施例ではエミ
ッタ６１と中央部とコレン５６２周囲部に設ける溝を深
く形成する。（本実施例は分離用の溝と同じ深さの例。
ッタ６１と中央部とコレン５６２周囲部に設ける溝を深
く形成する。（本実施例は分離用の溝と同じ深さの例。
）これにより、エミッタ・コレクタの対向面積をさらに
増大させ、電流容量をさらに増大させる効果がある。た
だしエミッタ・ベース間、コレクタ・ベース間の接合が
高濃度化して寄生容量は増大する傾向にある。所望の寄
主容量の要請に応じ、エミッタ・ベース間容量を低減し
たい場合はエミッタ中央部だけ前述の浅溝にしたり、溝
を設けなくても有効な効果は発揮できる。同様にコレク
タ・ベース間容量を低減したい場合はコレクタ周囲部の
み浅溝したり、溝を無くしてもよい。
増大させ、電流容量をさらに増大させる効果がある。た
だしエミッタ・ベース間、コレクタ・ベース間の接合が
高濃度化して寄生容量は増大する傾向にある。所望の寄
主容量の要請に応じ、エミッタ・ベース間容量を低減し
たい場合はエミッタ中央部だけ前述の浅溝にしたり、溝
を設けなくても有効な効果は発揮できる。同様にコレク
タ・ベース間容量を低減したい場合はコレクタ周囲部の
み浅溝したり、溝を無くしてもよい。
［発明の効果〕
以上述べたように、本発明によれば横形トランジスタの
寄生ベース抵抗の低減による高速化、コレクタとの分離
ｐ拡散層間の不要寄生ｐｎｐｌ”ランジスタの低減、エ
ミッタ・コレクタ対向面積の増大による電流容量の拡大
、に多大な効果を有するものである。
寄生ベース抵抗の低減による高速化、コレクタとの分離
ｐ拡散層間の不要寄生ｐｎｐｌ”ランジスタの低減、エ
ミッタ・コレクタ対向面積の増大による電流容量の拡大
、に多大な効果を有するものである。
なお以上の総ての実施例においてｐとｎを入れ替えても
成立することはいうまでもない。
成立することはいうまでもない。
第１図は本発明第１の実施例を示す縦断面図（、）と平
面バタン図（ｂ）、第２図は本発明第２の実施例を示す
縦断面図、第３図は本発明第３の実施例を示す縦断面図
、第４図は本発明第４の実施例を示す縦断面図（ａ）と
平面バタン図（ｂ）、第５図は本発明第５の実施例を示
す縦断面図、第６図は本発明第６の実施例を示す縦断面
図である。 １・・・Ｐ−基板、２・・・ｎ１埋込層、３・・・ｎ−
エピタキシャル層、４・・・溝、５・・・素子の分離に
用いるチャネルストッパｐ形層、６１・・・ｐｎｐトラ
ンジスタのエミッタとなるＰ形層、６２・・・ｐｎｐト
ランジスタのコレクタとなるＰ形層、７・・・ベースコ
ンタクト取り出し用ｎ＋拡散層、８・・・絶縁体層、９
・・・配Ｉ １ 口 （θ、ン （□ｅ〕 ￥Ｚ図 ！ ￥１３図
面バタン図（ｂ）、第２図は本発明第２の実施例を示す
縦断面図、第３図は本発明第３の実施例を示す縦断面図
、第４図は本発明第４の実施例を示す縦断面図（ａ）と
平面バタン図（ｂ）、第５図は本発明第５の実施例を示
す縦断面図、第６図は本発明第６の実施例を示す縦断面
図である。 １・・・Ｐ−基板、２・・・ｎ１埋込層、３・・・ｎ−
エピタキシャル層、４・・・溝、５・・・素子の分離に
用いるチャネルストッパｐ形層、６１・・・ｐｎｐトラ
ンジスタのエミッタとなるＰ形層、６２・・・ｐｎｐト
ランジスタのコレクタとなるＰ形層、７・・・ベースコ
ンタクト取り出し用ｎ＋拡散層、８・・・絶縁体層、９
・・・配Ｉ １ 口 （θ、ン （□ｅ〕 ￥Ｚ図 ！ ￥１３図
Claims (1)
- 【特許請求の範囲】 １、集積回路中に形成された横形トランジスタ素子にお
いて、素子を外部と分離する分離領域を溝と溝下のチャ
ンネルストッパ層とで形成し、ベースコンタクト取り出
し用高濃度層が形成される領域を含むように溝を形成し
、該ベースコンタクト取り出し用拡散層を溝下に形成し
たことを特徴とする半導体集積回路装置。 ２、溝下に形成した、ベースコンタクト取り出し用拡散
層と同一導電形の高濃度層で、エミッタとコレクタをと
り囲むことを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３、エミッタ領域上の中央部もしくはコレクタ領域上の
周囲部の少なくとも一方の表面に溝を形成し、溝のある
部分では溝の側面番；沿ってエミッタ領域またはコレク
タ領域が存在することを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104531A JPS60249363A (ja) | 1984-05-25 | 1984-05-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104531A JPS60249363A (ja) | 1984-05-25 | 1984-05-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249363A true JPS60249363A (ja) | 1985-12-10 |
Family
ID=14383074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59104531A Pending JPS60249363A (ja) | 1984-05-25 | 1984-05-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0471235A (ja) * | 1990-07-11 | 1992-03-05 | Nec Yamagata Ltd | 半導体装置 |
-
1984
- 1984-05-25 JP JP59104531A patent/JPS60249363A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0471235A (ja) * | 1990-07-11 | 1992-03-05 | Nec Yamagata Ltd | 半導体装置 |
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