JPS6024976B2 - メモリ・アクセス制御方式 - Google Patents
メモリ・アクセス制御方式Info
- Publication number
- JPS6024976B2 JPS6024976B2 JP10592680A JP10592680A JPS6024976B2 JP S6024976 B2 JPS6024976 B2 JP S6024976B2 JP 10592680 A JP10592680 A JP 10592680A JP 10592680 A JP10592680 A JP 10592680A JP S6024976 B2 JPS6024976 B2 JP S6024976B2
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- Japan
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- data
- port
- memory
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ・アクセス制御方式に関し、特に、複
数のメモリ・バンクにおかれた複数のェレメントからな
るデータを複数のアクセス要求手段によってアクセスし
、指定されたェレメント・データについて処理を行なう
データ処理装置において、複数のェレメント・データを
、その優先順位にしたがって、読出しおよび／または書
込むようにしたメモリ・アクセス制御方式に関する。
数のメモリ・バンクにおかれた複数のェレメントからな
るデータを複数のアクセス要求手段によってアクセスし
、指定されたェレメント・データについて処理を行なう
データ処理装置において、複数のェレメント・データを
、その優先順位にしたがって、読出しおよび／または書
込むようにしたメモリ・アクセス制御方式に関する。
複数のェレメント・データを処理するデータ処理装置と
しては、例えば、ベクトル演算装置がある。このベクト
ル演算装置における演算は、ヱレメントと呼ばれる要素
毎に行なわれるのが普通であり、例えばある演算はＩＡ
＋ＩＢ＝（ａ，十ｑ，ａ２十Ｑ， ．・・．・・，ａｎ＋ｂｎ） （ａｉ，ｂｉはエレメント） というふうに実行される。
しては、例えば、ベクトル演算装置がある。このベクト
ル演算装置における演算は、ヱレメントと呼ばれる要素
毎に行なわれるのが普通であり、例えばある演算はＩＡ
＋ＩＢ＝（ａ，十ｑ，ａ２十Ｑ， ．・・．・・，ａｎ＋ｂｎ） （ａｉ，ｂｉはエレメント） というふうに実行される。
したがって、メモリ・アクセス系としては、ェレメント
の順番を守って、データを演算ユニットまたはベクトル
・レジスタへ送出する必要がある。一方、メモリ系につ
いてみると、メモリ系には独立にアクセス可能な複数の
メモリバンク（ＬＳと称する）があり、アクセスの衝突
かないかぎり、同時動作が可能なようにされている。
の順番を守って、データを演算ユニットまたはベクトル
・レジスタへ送出する必要がある。一方、メモリ系につ
いてみると、メモリ系には独立にアクセス可能な複数の
メモリバンク（ＬＳと称する）があり、アクセスの衝突
かないかぎり、同時動作が可能なようにされている。
そのため、複数のアクセス要求ボートから同時にェレメ
ント・アクセスを行なえる場合もあれば、一方、あるア
クセス要求ボートからのェレメント・アクセスは山ビジ
‐で待合せとなり、別のアクセス要求ボートからのェレ
メント・アクセスはメモリ・アクセスを行なえる状態に
あるというような場合も存在する。従来は、そのような
場合に、ェレメント日頃序を考えずにアクセスを行ない
、主記憶より取出したデータを、いったんデータバッフ
ァに保持し、その後、各ェレメントがそろった時点で、
ェレメント順にデータを抜出して、演算ユニット内のベ
クトルレジスタ等へ送出するようにしていた。第１図は
、ベクトル演算装置の１例のフロック図であり、図中、
Ｖ山まベクトル演算ユニット、ＭＳは主記憶、ＭＣＵは
主記憶制御装置、ＶＲはベクトルレジスタ、ＬＳ。〜Ｌ
Ｓｎはメモリ・バンクである。第１図の例では、４つの
アクセスボートを有し、各アクセスボートが任意にメモ
リアクセスを行ない、主記憶から読出してきたェレメン
ト・データを各データバッファに格納するようにしてい
る。
ント・アクセスを行なえる場合もあれば、一方、あるア
クセス要求ボートからのェレメント・アクセスは山ビジ
‐で待合せとなり、別のアクセス要求ボートからのェレ
メント・アクセスはメモリ・アクセスを行なえる状態に
あるというような場合も存在する。従来は、そのような
場合に、ェレメント日頃序を考えずにアクセスを行ない
、主記憶より取出したデータを、いったんデータバッフ
ァに保持し、その後、各ェレメントがそろった時点で、
ェレメント順にデータを抜出して、演算ユニット内のベ
クトルレジスタ等へ送出するようにしていた。第１図は
、ベクトル演算装置の１例のフロック図であり、図中、
Ｖ山まベクトル演算ユニット、ＭＳは主記憶、ＭＣＵは
主記憶制御装置、ＶＲはベクトルレジスタ、ＬＳ。〜Ｌ
Ｓｎはメモリ・バンクである。第１図の例では、４つの
アクセスボートを有し、各アクセスボートが任意にメモ
リアクセスを行ない、主記憶から読出してきたェレメン
ト・データを各データバッファに格納するようにしてい
る。
そして、図示を省略している制御回路が各データバッフ
ァの内容を監視しており、同一順位のェレメント・デー
タが各データバッファに読出されてきたことを確認して
から、ベクトルレジスタにその内容を移すようにしてい
る。ところで、最近になって論理回路の速度が高速とな
り、メモリのアクセスタイムとベクトル演算装置等の演
算速度の間の速度差が顕著にあらわれてきている。
ァの内容を監視しており、同一順位のェレメント・デー
タが各データバッファに読出されてきたことを確認して
から、ベクトルレジスタにその内容を移すようにしてい
る。ところで、最近になって論理回路の速度が高速とな
り、メモリのアクセスタイムとベクトル演算装置等の演
算速度の間の速度差が顕著にあらわれてきている。
したがって、以前よりも大容量のデータバッファを必要
としている。本発明は、ェレメントｎ頃序をメモリアク
セス制御の優先順位により管理することによって、デー
タバッファを不要とせしめることを目的とし、そしてそ
のため本発明は、複数のメモリ・バンクにおかれた複数
のェレメントからなるデータを複数のアクセス要求手段
によってアクセスし、指定されたヱレメント・データに
ついて処理を行なうデータ処理装置において、各アクセ
ス要求手段のアクセス対象とするェレメント・データの
優先順位にしたがってメモリアクセスを行なうアクセス
制御手段をもうけ、複数のェレメント・データを、その
優先順位にしたがって、読出しおよび／または書込むよ
うにしたことを特徴とする。以下、本発明を図面により
詳細に説明する。
としている。本発明は、ェレメントｎ頃序をメモリアク
セス制御の優先順位により管理することによって、デー
タバッファを不要とせしめることを目的とし、そしてそ
のため本発明は、複数のメモリ・バンクにおかれた複数
のェレメントからなるデータを複数のアクセス要求手段
によってアクセスし、指定されたヱレメント・データに
ついて処理を行なうデータ処理装置において、各アクセ
ス要求手段のアクセス対象とするェレメント・データの
優先順位にしたがってメモリアクセスを行なうアクセス
制御手段をもうけ、複数のェレメント・データを、その
優先順位にしたがって、読出しおよび／または書込むよ
うにしたことを特徴とする。以下、本発明を図面により
詳細に説明する。
第２図は本発明による実施例のメモリ・アクセス制御部
のブロック図であり、図中、１〜４はＩＪクエストポイ
ンタ（ＲＱＰＡ〜Ｄ）、５〜８はアドレスボート（Ａ〜
Ｄ ＰＯＲＴ）、９〜１２はリクエストアドレスバツフ
ア、１３はＬＳビジーチエツク用デコーダ（ＢＳＹＣＨ
ＫＤＥＣ）、１４はＬＳビジーラツチのセット用デコー
ダ（ＳＥＴＤＥＣ）、１５はＬＳビジーラツチのリセッ
ト用デコーダ（ＲＳＴＤＥＣ）、１６はバス・コンフリ
ストチェック用比較回路、１７はプラィオリティ・コン
トロール回路、１８〜２５は主記憶にアクセスアドレス
を送出するためのセレクタ付きレジスタ、２６は部分書
込み用のループバックアドレス、２７は偽ビジーラッチ
群であり主記憶のＬＳの数だけセット・リセットラツチ
を有するものである。実施例のメモリアクセス制御部は
、４個の独立したアクセス要求手段を含み、８個の独立
な主記憶ユニット（ＭＳＯ〜７）のいずれかへ、同時タ
イミング時点に最大４個のアクセスが出せるようになっ
ている。
のブロック図であり、図中、１〜４はＩＪクエストポイ
ンタ（ＲＱＰＡ〜Ｄ）、５〜８はアドレスボート（Ａ〜
Ｄ ＰＯＲＴ）、９〜１２はリクエストアドレスバツフ
ア、１３はＬＳビジーチエツク用デコーダ（ＢＳＹＣＨ
ＫＤＥＣ）、１４はＬＳビジーラツチのセット用デコー
ダ（ＳＥＴＤＥＣ）、１５はＬＳビジーラツチのリセッ
ト用デコーダ（ＲＳＴＤＥＣ）、１６はバス・コンフリ
ストチェック用比較回路、１７はプラィオリティ・コン
トロール回路、１８〜２５は主記憶にアクセスアドレス
を送出するためのセレクタ付きレジスタ、２６は部分書
込み用のループバックアドレス、２７は偽ビジーラッチ
群であり主記憶のＬＳの数だけセット・リセットラツチ
を有するものである。実施例のメモリアクセス制御部は
、４個の独立したアクセス要求手段を含み、８個の独立
な主記憶ユニット（ＭＳＯ〜７）のいずれかへ、同時タ
イミング時点に最大４個のアクセスが出せるようになっ
ている。
各主記憶ユニット（ＭＳ）は、さらに、例えば１６個の
メモリバンク（ＬＳ）からなっている。以下にまず本発
明によるメモリアクセス制御方式の概要を説明する。い
ま、ベクトルデータの各要素を謙出すために、ェレメン
ト０よりベクトルデータ長分だけ、合計ｎ個のェレメン
トのアドレスが、図示しないベクトル演算装置の４つの
アクセスボート（ＶＰＡ〜ＶＰＤ）から順次送られてく
るものとする。
メモリバンク（ＬＳ）からなっている。以下にまず本発
明によるメモリアクセス制御方式の概要を説明する。い
ま、ベクトルデータの各要素を謙出すために、ェレメン
ト０よりベクトルデータ長分だけ、合計ｎ個のェレメン
トのアドレスが、図示しないベクトル演算装置の４つの
アクセスボート（ＶＰＡ〜ＶＰＤ）から順次送られてく
るものとする。
つまり、第０〜３のェレメント・アドレスがそれぞれＶ
ＰＡ〜ＶＰＤから到来し、次に第４〜７のエレメント・
アドレスがそれぞれＶＰＡ〜ＶＰＤから到来し、以下同
様にして送出されてくるので、結局、各アドレスボート
のうち、Ａ ＰＯＲＴ５はェレメント番号０，４，８，
１２，１６…．・・を、８ ＰＯＲＴ ６はェレメント
番号１，５，９，１３，１７・・・・・・を、Ｃ ＰＯ
ＲＴ ７はエレメそト番号２，６，１０，１４，１８・
・・・・・を、Ｄ ＰＯＲＴ ８はェレメント番号３，
７，１１，１５ １９…・・・を処理することになる。
すなわち、Ａ ＰＯＲＴ ５は４ｉ（ｉ＝０，１，２，
・・・・・・）のェレメント番号のデータを、同様に、
Ｂ ＰＯＲＴ ６は４ｉ＋１，ＣＰＯＲＴ ７は４ｉ十
２、Ｄ ＰＯＲＴ ８は４ｉ＋３のデータをアクセスす
る。最初、Ａ〜Ｄ ＰＯＲＴ ５〜８にェレメント番号
０〜３のリクエストがセットされたとする。
ＰＡ〜ＶＰＤから到来し、次に第４〜７のエレメント・
アドレスがそれぞれＶＰＡ〜ＶＰＤから到来し、以下同
様にして送出されてくるので、結局、各アドレスボート
のうち、Ａ ＰＯＲＴ５はェレメント番号０，４，８，
１２，１６…．・・を、８ ＰＯＲＴ ６はェレメント
番号１，５，９，１３，１７・・・・・・を、Ｃ ＰＯ
ＲＴ ７はエレメそト番号２，６，１０，１４，１８・
・・・・・を、Ｄ ＰＯＲＴ ８はェレメント番号３，
７，１１，１５ １９…・・・を処理することになる。
すなわち、Ａ ＰＯＲＴ ５は４ｉ（ｉ＝０，１，２，
・・・・・・）のェレメント番号のデータを、同様に、
Ｂ ＰＯＲＴ ６は４ｉ＋１，ＣＰＯＲＴ ７は４ｉ十
２、Ｄ ＰＯＲＴ ８は４ｉ＋３のデータをアクセスす
る。最初、Ａ〜Ｄ ＰＯＲＴ ５〜８にェレメント番号
０〜３のリクエストがセットされたとする。
このときは、リクエストポインタＲＱＰＡＩがオンにセ
ットされ、他のＲＯＰＢ〜Ｄ２〜４はオフされる。ＲＯ
Ｐは４つのアクセスボートのリクエストの優先度を示す
ものであり、これにより、各ボートからの主記憶に対す
るアクセスのプライオリティが考慮される。もしも、Ｒ
ＱＰＡがオンのとき、Ａ ＰＯＲＴ ５からのアクセス
がＬＳビジーその他の条件により、アクセス不可であれ
ば、Ｂ〜ＤＰＯＲＴ ６〜８かなのアクセスも不可とさ
れる。すなわち、Ａ ＰＯＲＴ ５のアクセスが可であ
るときのみ、Ｂ ＰＯＲＴ ６からのアクセスが可とな
るようにされている。さらに、この条件（ＲＱＰＡＩが
オン）のもとで、Ａ ＰＯＲＴ ５およびＢ ＰＯＲＴ
６はからのアクセスが可能で、Ｃ ＰＯＲＴ ７から
のアクセスが不可のとき、Ｃ ＰＯＲＴ ７のみならず
ＤＰＯＲＴ ８からのアクセスも行なわれない。
ットされ、他のＲＯＰＢ〜Ｄ２〜４はオフされる。ＲＯ
Ｐは４つのアクセスボートのリクエストの優先度を示す
ものであり、これにより、各ボートからの主記憶に対す
るアクセスのプライオリティが考慮される。もしも、Ｒ
ＱＰＡがオンのとき、Ａ ＰＯＲＴ ５からのアクセス
がＬＳビジーその他の条件により、アクセス不可であれ
ば、Ｂ〜ＤＰＯＲＴ ６〜８かなのアクセスも不可とさ
れる。すなわち、Ａ ＰＯＲＴ ５のアクセスが可であ
るときのみ、Ｂ ＰＯＲＴ ６からのアクセスが可とな
るようにされている。さらに、この条件（ＲＱＰＡＩが
オン）のもとで、Ａ ＰＯＲＴ ５およびＢ ＰＯＲＴ
６はからのアクセスが可能で、Ｃ ＰＯＲＴ ７から
のアクセスが不可のとき、Ｃ ＰＯＲＴ ７のみならず
ＤＰＯＲＴ ８からのアクセスも行なわれない。
この場合は、そのサイクルではＡ ＰＯＲＴ ５および
Ｂ ＰＯＲＴ ６からのアクセスのみ実行され、次のサ
イクルでリクエストポインタはＣ ＰＯＲＴ７に移り、
ＲＱＰＣ３がオンとなるとともに、ＡＰＯＲＴ ５には
ェレメント番号４、Ｂ ＰＯＲＴ６にはェレメント番号
５のリクエストがセットされる。このとき、優先順位は
、Ｃ＞Ｄ＞Ａ＞Ｂとなり、Ｃ ＰＯＲＴ ７およびＤ
ＰＯＲＴ ８からのアクセスが可とならないかぎり、Ａ
ＰＯＲＴ５およびＢ ＰＯＲＴ ６からのアクセスは
行なわれない。また、もしも、Ａ〜Ｄ ＰＯＲＴ ５〜
８からのアクセスの内、同一ＭＳをアクセスするものが
あれば、リクエストポィンタの位置によって上位の優先
順位を有するアクセスボートがアクセスを行なう。この
ように、メモリアクセス制御部で、ェレメント毎のアク
セス順序の管理を制御することにより、主記憶より取出
したデ−夕を、順次、ベクトル演算装置に転送するだけ
で各ェレメントの順序を守ることができる。
Ｂ ＰＯＲＴ ６からのアクセスのみ実行され、次のサ
イクルでリクエストポインタはＣ ＰＯＲＴ７に移り、
ＲＱＰＣ３がオンとなるとともに、ＡＰＯＲＴ ５には
ェレメント番号４、Ｂ ＰＯＲＴ６にはェレメント番号
５のリクエストがセットされる。このとき、優先順位は
、Ｃ＞Ｄ＞Ａ＞Ｂとなり、Ｃ ＰＯＲＴ ７およびＤ
ＰＯＲＴ ８からのアクセスが可とならないかぎり、Ａ
ＰＯＲＴ５およびＢ ＰＯＲＴ ６からのアクセスは
行なわれない。また、もしも、Ａ〜Ｄ ＰＯＲＴ ５〜
８からのアクセスの内、同一ＭＳをアクセスするものが
あれば、リクエストポィンタの位置によって上位の優先
順位を有するアクセスボートがアクセスを行なう。この
ように、メモリアクセス制御部で、ェレメント毎のアク
セス順序の管理を制御することにより、主記憶より取出
したデ−夕を、順次、ベクトル演算装置に転送するだけ
で各ェレメントの順序を守ることができる。
また、ストア動作の場合も、同様に、ストアの順序を正
しく行なうことができる。以下に、上述の機能を実行す
るための回路動作の詳細を説明する。
しく行なうことができる。以下に、上述の機能を実行す
るための回路動作の詳細を説明する。
優先順位は、上記したように、「ェレメント番号〈ｎ〉
は、ェレメント番号〈ｎ−１〉と同一のタイミングまた
はそれよりも遅いタイミングに優先順位が取られなけれ
ばならない。
は、ェレメント番号〈ｎ−１〉と同一のタイミングまた
はそれよりも遅いタイミングに優先順位が取られなけれ
ばならない。
」という条件のもとで取られる。この条件は、特に書込
みの際の論理矛盾を避けるために必要である。
みの際の論理矛盾を避けるために必要である。
即ち、異なるェレメント・データが実は同一アドレスに
格納されているような場合にそれらェレメント・データ
の更新は一定の順序でなされる必要がある。しかし、そ
のようなアドレスの重なりが無い限りは同時に更新され
ても構わない。ＲＱＰＡ〜○Ｉ〜４は、４つのアクセス
ボートのうち、最も若番のェレメントを示すアクセスボ
ートのもがオンにセットされる。
格納されているような場合にそれらェレメント・データ
の更新は一定の順序でなされる必要がある。しかし、そ
のようなアドレスの重なりが無い限りは同時に更新され
ても構わない。ＲＱＰＡ〜○Ｉ〜４は、４つのアクセス
ボートのうち、最も若番のェレメントを示すアクセスボ
ートのもがオンにセットされる。
例えば、ヱレメント番号０〜３がＡ〜○ ＰＯＲＴ ５
〜８に入ると、ＲＱＰＡＩがセットされる。そして、４
アクセスボートの内、Ａ ＰＯＲＴ ５のェレメント０
だけについて、アクセスが行なわれたとすると、次のサ
イクルでは、ヱレメント番号４がＡ ＰＯＲＴ５にセッ
トされ、Ａ〜○ ＰＯＲＴ ５〜８には、ェレメント番
号４，１，２，３の順にセットされていることになり、
リクエストポイン夕は、ＲＱＰＢ２がオンになる。この
リクエストポインタのセット条件は下記のようになる。
尚、式の右辺に左辺と同一の項が含まれているのは、そ
の項に対応する信号の決定に該信号自身の前の状態が反
映されることを意味する。
〜８に入ると、ＲＱＰＡＩがセットされる。そして、４
アクセスボートの内、Ａ ＰＯＲＴ ５のェレメント０
だけについて、アクセスが行なわれたとすると、次のサ
イクルでは、ヱレメント番号４がＡ ＰＯＲＴ５にセッ
トされ、Ａ〜○ ＰＯＲＴ ５〜８には、ェレメント番
号４，１，２，３の順にセットされていることになり、
リクエストポイン夕は、ＲＱＰＢ２がオンになる。この
リクエストポインタのセット条件は下記のようになる。
尚、式の右辺に左辺と同一の項が含まれているのは、そ
の項に対応する信号の決定に該信号自身の前の状態が反
映されることを意味する。
＝〔Ｄ ＰＯＲＴＣＯ〕・〔Ａ ＰＯＲＴＧＯ〕十ＲＥ
ＳＥＴ＋〔ＯＰＥＲＡＴＩＯＮＥＮＤ〕十〔ＡＬＬＰＯ
ＲＴＧＯ〕・〔ＲＱＰ＝Ａ〕〔ＲＱＰ＝Ｂ〕＝ ｛〔Ａ
ＰＯＲＴ ＧＯ〕・〔Ｂ ＰＯＲＴ〔Ｘ〕〕十〔Ａ
ＬＬＰＯＲＴＧＯ〕・〔ＲＱＰ＝Ｂ〕｝・〔ＯＰＥＲＡ
ＴＩＯＮＥＮＤ〕〔ＲＱＰ＝Ｃ〕 ＝ ｛〔Ｂ ＰＯＲＴ ＧＯ〕・〔Ｃ ＰＯＲＴ（Ｘ
〕〕十〔ＡＬＬＰＯＲＴＧＯ〕・〔ＲＱＰ＝Ｃ〕｝・〔
ＯＰＥＲＡＴＩＯＮＥＮＤ〕〔ＲＱＰ＝Ｄ〕 ＝ ｛〔Ｃ ＰＯＲＴ ＧＯ〕・〔Ｄ ＰＯＲＴ（Ｘコ
〕十〔ＡＬＬＰＯＲＴＧＯ〕・〔ＲＱＰ＝Ｄ〕｝・〔Ｏ
ＰＥＲＡＴＩＯＮＥＮＤ〕ここでＡ〜Ｄ ＰＯＲＴＧＯ
は、それぞれＡ〜ＤＰＯＲＴからのアクセスが行なわれ
たことを示す。
ＳＥＴ＋〔ＯＰＥＲＡＴＩＯＮＥＮＤ〕十〔ＡＬＬＰＯ
ＲＴＧＯ〕・〔ＲＱＰ＝Ａ〕〔ＲＱＰ＝Ｂ〕＝ ｛〔Ａ
ＰＯＲＴ ＧＯ〕・〔Ｂ ＰＯＲＴ〔Ｘ〕〕十〔Ａ
ＬＬＰＯＲＴＧＯ〕・〔ＲＱＰ＝Ｂ〕｝・〔ＯＰＥＲＡ
ＴＩＯＮＥＮＤ〕〔ＲＱＰ＝Ｃ〕 ＝ ｛〔Ｂ ＰＯＲＴ ＧＯ〕・〔Ｃ ＰＯＲＴ（Ｘ
〕〕十〔ＡＬＬＰＯＲＴＧＯ〕・〔ＲＱＰ＝Ｃ〕｝・〔
ＯＰＥＲＡＴＩＯＮＥＮＤ〕〔ＲＱＰ＝Ｄ〕 ＝ ｛〔Ｃ ＰＯＲＴ ＧＯ〕・〔Ｄ ＰＯＲＴ（Ｘコ
〕十〔ＡＬＬＰＯＲＴＧＯ〕・〔ＲＱＰ＝Ｄ〕｝・〔Ｏ
ＰＥＲＡＴＩＯＮＥＮＤ〕ここでＡ〜Ｄ ＰＯＲＴＧＯ
は、それぞれＡ〜ＤＰＯＲＴからのアクセスが行なわれ
たことを示す。
ＯＰＥＲＡＴＩＯＮＥＮＤは、一連のベクトルデータの
ロード／ストアの最後のェレメントについてアクセスが
なされたことを示す。ＡＬＬ ＰＯＲＴＧＯは、Ａ〜Ｄ
の４アクセスボート共に、同時にアクセスが行なわれた
ことを示す。ＲＥＳＥＴは、初期状態にリセットされた
ことを示す。次に、比較回路１６は、Ａ〜○ ＰＯＲＴ
５〜８のアクセスが同一のＭＳアドレスバスを使用する
か杏かをチェックする回路である。
ロード／ストアの最後のェレメントについてアクセスが
なされたことを示す。ＡＬＬ ＰＯＲＴＧＯは、Ａ〜Ｄ
の４アクセスボート共に、同時にアクセスが行なわれた
ことを示す。ＲＥＳＥＴは、初期状態にリセットされた
ことを示す。次に、比較回路１６は、Ａ〜○ ＰＯＲＴ
５〜８のアクセスが同一のＭＳアドレスバスを使用する
か杏かをチェックする回路である。
具体的には、各アクセスボートに保持されているアドレ
ス情報のうち、ＭＳＯ〜７を識別するのに必要な３ビッ
トを入力し、互いに３ビットづつの比較を行なう。チェ
ック結果は、図示のＡ＝Ｂ，Ａ＝Ｃ，Ａ＝Ｄ，Ｂ＝Ｃ，
Ｂ＝Ｄ，Ｃ＝Ｄ，の各信号線により、プラィオリティ・
コントロール回路１７に送出される。アクセスバスが衝
突（Ｃｏｎｆｌｉｃｔ）を起したときに、どのアクセス
ボートが強いかは、そのときのＩＪクェストポィンタの
位置により変化する。
ス情報のうち、ＭＳＯ〜７を識別するのに必要な３ビッ
トを入力し、互いに３ビットづつの比較を行なう。チェ
ック結果は、図示のＡ＝Ｂ，Ａ＝Ｃ，Ａ＝Ｄ，Ｂ＝Ｃ，
Ｂ＝Ｄ，Ｃ＝Ｄ，の各信号線により、プラィオリティ・
コントロール回路１７に送出される。アクセスバスが衝
突（Ｃｏｎｆｌｉｃｔ）を起したときに、どのアクセス
ボートが強いかは、そのときのＩＪクェストポィンタの
位置により変化する。
プラィオリティ・コントロール回路１７は、比較回路１
６の出力および各リクエストポィンタＲＱＰＡ〜ＤＩ〜
４の値を入力し、いずれのアクセスボートが強いかを判
定する。第３図に、その勝負表を示す。第３図の枠内に
記されているＡ〜Ｄは、強い方のアクセスボートを示し
ている。一方、ＬＳビジ−状態は、ＬＳビジーラッチ群
２７に保持されている。
６の出力および各リクエストポィンタＲＱＰＡ〜ＤＩ〜
４の値を入力し、いずれのアクセスボートが強いかを判
定する。第３図に、その勝負表を示す。第３図の枠内に
記されているＡ〜Ｄは、強い方のアクセスボートを示し
ている。一方、ＬＳビジ−状態は、ＬＳビジーラッチ群
２７に保持されている。
ＬＳビジーラッチは、瓜の個数だけ存在し、例えば、図
示の如くＭＳが８個もうけられ、さらに各ＭＳ毎に１財
固のＬＳが存在するとした場合、１６×８＝１２８のラ
ツチがもうけられる。ラツチがセットされるのは、ある
アクセスボートからのアクセスが許可されるときであり
、デコーダー４により対応するラッチが選択されてセッ
ト状態とされる。また、ラッチがリセットされるのは、
アクセスが終了したときであり、アクセス終了時にデコ
ーダ１５により対応するラッチが選択されてリセツトさ
れる。リクエストがアクセスボートにセットされた段階
においては、デコーダー３によって対応するラッチが選
択され、Ａ〜○のアクセスボート毎に、アクセス先のＢ
がビジ−か否かをチェックされる。
示の如くＭＳが８個もうけられ、さらに各ＭＳ毎に１財
固のＬＳが存在するとした場合、１６×８＝１２８のラ
ツチがもうけられる。ラツチがセットされるのは、ある
アクセスボートからのアクセスが許可されるときであり
、デコーダー４により対応するラッチが選択されてセッ
ト状態とされる。また、ラッチがリセットされるのは、
アクセスが終了したときであり、アクセス終了時にデコ
ーダ１５により対応するラッチが選択されてリセツトさ
れる。リクエストがアクセスボートにセットされた段階
においては、デコーダー３によって対応するラッチが選
択され、Ａ〜○のアクセスボート毎に、アクセス先のＢ
がビジ−か否かをチェックされる。
そして、チェック結果は、図示既ＹＡ〜Ｄ信号としてプ
ラィオリティ・コントロール回路１７に入力される。次
に、ループバックアドレス２６は、部分書込み時のスト
ア・アドレスを与えるバスであり、図示しないアドレス
パイプラインレジスタから送出されてくるものである。
ラィオリティ・コントロール回路１７に入力される。次
に、ループバックアドレス２６は、部分書込み時のスト
ア・アドレスを与えるバスであり、図示しないアドレス
パイプラインレジスタから送出されてくるものである。
この部分書込み時におけるストア動作は、最も優先順位
が高いため、このときには、ループバックされるＭＳア
ドレスバスに接続されるすべてのＬＳを強制的にビジー
に見せる（ＦｏｒｃｅＢ雌ｙ）ようにすることにより、
Ａ〜ＤボートとのＭＳアドレスバス衝突を制御している
。このようにして、ビジーチェックの結果情報、ＭＳア
ドレスバスのコンフリクト（Ｃｏｎｆｌｉｃｔ）・チェ
ックの結果情報およびＲＱＰＡ〜ＤＩ〜４の内容がプラ
イオリテイ・コントロール回路１７に入力されると、プ
ライオリテイ・コントロール回路１７は、メモリアクセ
ス可（ＭＳＧＯ）を出す条件を作成する。
が高いため、このときには、ループバックされるＭＳア
ドレスバスに接続されるすべてのＬＳを強制的にビジー
に見せる（ＦｏｒｃｅＢ雌ｙ）ようにすることにより、
Ａ〜ＤボートとのＭＳアドレスバス衝突を制御している
。このようにして、ビジーチェックの結果情報、ＭＳア
ドレスバスのコンフリクト（Ｃｏｎｆｌｉｃｔ）・チェ
ックの結果情報およびＲＱＰＡ〜ＤＩ〜４の内容がプラ
イオリテイ・コントロール回路１７に入力されると、プ
ライオリテイ・コントロール回路１７は、メモリアクセ
ス可（ＭＳＧＯ）を出す条件を作成する。
１例として、Ａ ＰＯＲＴ ５のメモリアクセスが禁止
される条件を下記に示す。
される条件を下記に示す。
Ａ ＰＯＲＴ ＧＯ＝Ａ ＰＯＲＴ ＲＥＱ＋（ＡＢＵ
ＳＹ）十（ＲＱＰ＝Ｂ）｛（Ａ＝Ｂ）十（Ａ＝ Ｃ） 十（Ａ＝Ｄ）＋（Ｂ 斑Ｙ）十（Ｃ 斑Ｙ） 十（Ｄ 既Ｙ）｝十（ＲＱＰ＝Ｃ）｛（Ａ＝Ｃ） 十（Ａ＝Ｄ）十（Ｃ 母Ｙ）＋（Ｄ 斑Ｙ）｝ 十（ＲＱＰ＝Ｄ）｛（Ａ＝Ｄ）＋（Ｄ 斑Ｙ）｝ ここで例えば、（Ａ ＢＵＳＹ）はＡ ＰＯＲＴ５のア
クセス対象のＢがビジーであることを示し、（ＲＱＰ＝
Ｂ）はリクエストポインタがＢＰＯＲＴ ６にあること
を示し、（Ａ＝Ｂ）はＡＰＯＲＴ ５とＢ ＰＯＲＴ
６がバス衝突を起していることを示している。
ＳＹ）十（ＲＱＰ＝Ｂ）｛（Ａ＝Ｂ）十（Ａ＝ Ｃ） 十（Ａ＝Ｄ）＋（Ｂ 斑Ｙ）十（Ｃ 斑Ｙ） 十（Ｄ 既Ｙ）｝十（ＲＱＰ＝Ｃ）｛（Ａ＝Ｃ） 十（Ａ＝Ｄ）十（Ｃ 母Ｙ）＋（Ｄ 斑Ｙ）｝ 十（ＲＱＰ＝Ｄ）｛（Ａ＝Ｄ）＋（Ｄ 斑Ｙ）｝ ここで例えば、（Ａ ＢＵＳＹ）はＡ ＰＯＲＴ５のア
クセス対象のＢがビジーであることを示し、（ＲＱＰ＝
Ｂ）はリクエストポインタがＢＰＯＲＴ ６にあること
を示し、（Ａ＝Ｂ）はＡＰＯＲＴ ５とＢ ＰＯＲＴ
６がバス衝突を起していることを示している。
Ｂ〜Ｄ ＰＯＲＴ ６〜８の条件は同様にして作成され
るので説明を省略する。
るので説明を省略する。
また、リクエストを禁止する条件は、バス衝突およびＬ
Ｓビジ−の他にも存在するが、簡単化のために省略して
いる。第４図に、上記条件を満足するＡ ＰＯＲＴ５の
プラィオリテイ回路の１例を示す。Ｂ〜ＤＰＯＲＴ ６
〜８のプラィオリティ回路も同様にして作成されるので
、その回路構成の図示を省略する。このようにして、メ
モリアクセス可の条件が得られると、プラィオリティ・
コントロール回路１７は、レジスタ１８〜２５のうちの
対応するものに選択信号を送出し、アクセスボートに保
持されているアドレスを当該レジスタにセットせしめる
。
Ｓビジ−の他にも存在するが、簡単化のために省略して
いる。第４図に、上記条件を満足するＡ ＰＯＲＴ５の
プラィオリテイ回路の１例を示す。Ｂ〜ＤＰＯＲＴ ６
〜８のプラィオリティ回路も同様にして作成されるので
、その回路構成の図示を省略する。このようにして、メ
モリアクセス可の条件が得られると、プラィオリティ・
コントロール回路１７は、レジスタ１８〜２５のうちの
対応するものに選択信号を送出し、アクセスボートに保
持されているアドレスを当該レジスタにセットせしめる
。
これにより、以後、ＭＳへのアクセスが行なわれてゆく
。そして、ＭＳからは、ヱレメント番号順にデータの論
出しが行なわれ、読出されたデータは図示しないデータ
パスを経由してアクセス要求元のベクトル演算装置へ送
出される。以上説明したように本発明によれば、メモリ
アクセス制御部において、複数のェレメント・データに
ついてその優先順位にしたがってメモリアクセスを行な
うようにしたので、従来方式の如く大量のデータバッフ
ァをもうける必要がなく、またデータバッファのデータ
到釆順序を監視する複雑な機構をそなえる必要がなく、
ハードウェアの削減および制御の簡単化というすぐれた
効果をもたらす。
。そして、ＭＳからは、ヱレメント番号順にデータの論
出しが行なわれ、読出されたデータは図示しないデータ
パスを経由してアクセス要求元のベクトル演算装置へ送
出される。以上説明したように本発明によれば、メモリ
アクセス制御部において、複数のェレメント・データに
ついてその優先順位にしたがってメモリアクセスを行な
うようにしたので、従来方式の如く大量のデータバッフ
ァをもうける必要がなく、またデータバッファのデータ
到釆順序を監視する複雑な機構をそなえる必要がなく、
ハードウェアの削減および制御の簡単化というすぐれた
効果をもたらす。
なお、実施例においては、ベクトル演算装置への適用に
ついて示したが、本発明はベクトル演算装置に限らず、
種々のデータ処理装置に適用可能なことは言うまでもな
い。
ついて示したが、本発明はベクトル演算装置に限らず、
種々のデータ処理装置に適用可能なことは言うまでもな
い。
第１図はベクトル演算装置の１例のブロック図、第２図
は本発明による実施例のメモ‐ＩＪ・アクセス制御部の
ブロック図、第３図はバス衝突時の勝負表を示す図、第
４図はプラィオリティ回路の１例を示す図である。 第２図において、１〜４はリクエストポィンタ、５〜８
はアドレスボート、１ ３はＬＳビジーチエツク用デコ
ーダ、１４はセット用デコーダ、１５はリセット用デコ
ーダ、１６はバス・コンフリクトチェック用比較回路、
１７はプラィオリテイ・コントロール回路、１８〜２５
はしジスタ、２７は瓜ビジーラッチ群である。 象′図 図 縦 図 船 図 寸 球
は本発明による実施例のメモ‐ＩＪ・アクセス制御部の
ブロック図、第３図はバス衝突時の勝負表を示す図、第
４図はプラィオリティ回路の１例を示す図である。 第２図において、１〜４はリクエストポィンタ、５〜８
はアドレスボート、１ ３はＬＳビジーチエツク用デコ
ーダ、１４はセット用デコーダ、１５はリセット用デコ
ーダ、１６はバス・コンフリクトチェック用比較回路、
１７はプラィオリテイ・コントロール回路、１８〜２５
はしジスタ、２７は瓜ビジーラッチ群である。 象′図 図 縦 図 船 図 寸 球
Claims (1)
- １ 複数の独立動作可能なメモリ・バンクにおかれた一
連の複数のエレメントからなるデータを、複数のアクセ
ス要求手段によつてアクセスし、該一連のエレメント・
データを該一連の順序で処理するデータ処理装置におい
て、 各アクセス要求手段のアクセス対象とするエレメ
ント・データ間の上記一連の順序に従つて各アクセス要
求手段間の優先順位を表示するアクセス順位表示手段と
、 各アクセス要求手段のアクセス対象とするエレメン
ト・データ間のメモリ・バスの競合をチエツクする競合
チエツク手段と、 上記各メモリ・バンクのビジー状態
を表示するビジー表示手段と、 上記アドレス順位表示
手段、競合チエツク手段及びビジー表示手段の出力に基
づいて、各メモリ・バンクへのアクセスを決定するプラ
イオリテイ手段とを設け、 エレメント・データを上記
一連の順序に従つて読出しおよび／または書き込むよう
にしたことを特徴とするメモリ・アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10592680A JPS6024976B2 (ja) | 1980-07-31 | 1980-07-31 | メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10592680A JPS6024976B2 (ja) | 1980-07-31 | 1980-07-31 | メモリ・アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5731066A JPS5731066A (en) | 1982-02-19 |
| JPS6024976B2 true JPS6024976B2 (ja) | 1985-06-15 |
Family
ID=14420456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10592680A Expired JPS6024976B2 (ja) | 1980-07-31 | 1980-07-31 | メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024976B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215258A (ja) * | 1984-04-11 | 1985-10-28 | Hitachi Ltd | 記憶制御方式 |
| JPH0258141A (ja) * | 1988-08-24 | 1990-02-27 | Fujitsu Ltd | メモリビジーチェック方式 |
| JPH04220753A (ja) * | 1990-12-20 | 1992-08-11 | Fujitsu Ltd | 共用メモリシステム |
-
1980
- 1980-07-31 JP JP10592680A patent/JPS6024976B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5731066A (en) | 1982-02-19 |
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