JPS60250395A - 表示制御集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は表示制御回路に関し、特にＣＲ７表示及びＬＣ
Ｄ表示制御回路を単一のＩＣチップに集積化する表示制
御集積回路に関する。

従来技術 従来、表示装置として、ＣＲ７表示及びＬＣＤ表示が実
用化されてきた。そして普通、表示はＣＲ７表示又はＬ
ＣＤ表示のいずれがが用いられる。そのため、ＣＲ７表
示制御回路とＬＣＩ）表示制御回路の２つの制御回路を
備えておき、いずれかを選択して用いることもなされる
。しかし、そのためにはＣＲＴ表示制御用の集積回路と
ＬＣＤ表示制御用の集積回路の２つのチップを備える必
要があり、コストアップ及び消費電力の増加といった欠
点が生ずる。

発明の目的 本発明は、上記問題点を解決するために、ＣＲ７表示と
ＬＣＤ表示制御を単一チップに内蔵した表示制御集積回
路を提供することをその目的とする。

問題点解決の手段 本発明においては、ＣＲ７表示制御回路の出方を利用し
てＬＣＤ表示制御信号を得るものである。ＬＣｌ）では
、ＣＲＴの場合と異なシ、独特なタイミングが要求され
るが、表示という動作に関しては、ＣＲＴ　表示と共通
する動作も多い。そのため、本発明では、ＬＣＤ表示制
御の入力としてＣＲＴ表示制御の出力を用い、また一部
を共用し、これをワンチップ化して装置のコストダウン
及び低消費電力化を図るものである。

本発明のシステム構成の例を第１図に示す。表示データ
メモリ１の内容は、表示制御用のＩＣ２の制御のもとに
読出されて、所用の表示タイミングと表示データがＣＲ
Ｔ　３へ供給されて表示画面となり、また、同時にＬＣ
Ｄ　４の表示も可能とされる。

表示装置としては、両方同時に使用する必要はなく、一
方のみを通常使用する。表示制御ｒｃ２は、第２図に示
すように、１チツプにＣＲＴ表示制御回路５とＬＣＤ表
示制御回路６を内蔵する。そして、第６図に示すごとく
、表示制御ＩＣに、ＣＲ７表示タイミング信号７とＬＣ
Ｉ）表示タイミング信号８の２種を有する。ＣＲ７表示
タイミング信号７は、水平同期信号になるＨ５ＹＮＣ，
垂直同期信号になるｒＳＹＮＣ、及び表示データ信号の
ＤＯＴが必要であシ、ＬＣＤ表示タイミング信号８は、
表示データになるＤＯＴは共用され、その他にフレーム
信号ＦＲＭ、コモン開始信号のＩ）Ｙ、ラッチパルスＬ
Ｐ、ドツト信号のドツトデータのタイミングＳＣＫ、表
示開始タイミングＥＬＮＫの総計６つの信号が必要であ
る。

第４図にＬＣＤの表示パネル部を示し、ＬＣＤパネル９
のコモン側にはシフトレジスタ１６．アナログトライバ
１４が備えられ、シフトレジスタ１６ノクロツクとして
ＬＰが入力し、コモン開始がＤＹである。また、セグメ
ント１１１１ｊにはシフトレジスタ１０、ラッチ１１．
アナログドライバ１２が備えられ、ドツトデータのタイ
ミング信号ＳＣＫでＤＯＴがシフトレジスタ１０に書込
まれ、次のラッチパルス信号ＬＰでシフトレジスタ　１
０の内容をラッチ１１に移し、それが次の表示期間に表
示される。コモン側、セグメント側のアナログドライバ
１０．１４にはフレーム信号ＦＨが入力し、フレーム１
周期でＬＣＤにかかる電圧を交流化している。

これらのＬＣＤ表示タイミング信号は、表示制御ＩＣの
ＬＣＤ表示制御回路で作られる。但し、これらの信号は
、スピードの点などで一部を外付回路で構成しても良い
。最低必要な信号は、コモン開始信号ＤＹ、ラッチパル
スＬＰ、チータフロックＳＣＫ。

及び表示開始信号ＢＬＮＫである。また、本発明では表
示制御ＩＣにおいて、ＬＣＤ表示されているデータは、
直前のラスクスキャンの期間（つまり、直前の表示デー
タ出力期間）に表示制御ｒｃの制御のもとに作成される
。

発明の実施例 第５図に本発明の実施例を示しており、これは６つの基
本ブロック１５〜２１から構成されており、それぞれ所
要のタイミング出力を有する。図において、ＤＯＴは表
示データ出力であって、１ビツトシリアル或は４〜８パ
ラレルでデータが出力される。

この部分は非常に高速なのでドツト制御回路は場合によ
っては外付けすることがある。ＥＬＮＫは表示開始位置
（表示期間）を示す信号出力である。

Ｈ５ＹＮＣは水平同期信号でラスクスキャン（Ｄ同期信
号となる。ＶＳＹＮＣは垂直同期信号で、一画面の表示
同期信号となる。これに対して、図のＬＣＤ表示制御側
において、ＦＲＭはＬＣＤ表示における交流駆動信号で
あり、ＬＣＤ表示においては１フレームあるいは２フレ
ームで液晶にかかる電圧を交流化しなければならないの
で交流化タイミング信号になっている。ＤＹはコモンの
開始信号をあられす信号でＬＣＤ表示画面の一番始めを
示すものである。

ＬＰはセグメントデータラッチ信号で、ラスクスキャン
毎にセグメントデータを表示するタイミング信号表なる
。ＳＣＫはデータのクロックであり、表示データの出力
タイミングを示す。各部の構成。

動作において、クロック入力（ＣＬＫ）は各ブロック１
５〜２１の基本クロックとなっており、表示データの同
期信号であるが、表示データに対して任意のクロック数
で良い。水平同期制御ブロック１６はＣＬＫを分周し、
水平同期信号Ｈ５ＹＮＣ及び表示メモリアドレスを発生
し、垂直同期制御ブロック１７はＣＬＫと水平同期制御
ブロック１６の出力信号により、ＶＳＹＮＣ及び表示メ
モリアドレスを発生する。

水平同期制御ブロック１６と垂直同期制御ブロック１７
の出力信号により表示位置制御ブロック１５で表示開始
信号ＥＬＮＫが発生する。そして表示位置制御ブロック
１５の出力信号と表示メモリデ−タから、ドツトテーク
制御ブロック２１にて表示データＤＯＴを発生する。こ
こで、ドットデータ制御ブロック２１は高速化などの理
由で外付回路にしても良い。さらにＬＣＤ表示制御回路
側Ｂは、ＣＲＴ表示回路側Ａの表示位置制御ブロック１
５．水平同期制御ブロック１６．垂直同期制御ブロック
１７の各出力信号を入力とし、フレーム制御ブロック１
８でフレーム制御信号ＦＲＭを発生し、またコモン制御
ブロック１９でコモン制御信号ＬＰを発生する。さらに
表示位置制御ブロックの出力を入力とし、セグメント制
御ブロック２０でセグメント制御信号５ＣＫ２Ｇを発生
する。

第６図に各表示制御信号の波形図を示している。

ＢＬＮＫがＩＩ　Ｚ　ｎからＨ＃に上って表示期間とな
シ、Ｈ５ＹＮＣがＨ”の間が水平同期信号期間であり、
その前後を含む期間が表示されないようにＢＬＮＫ信号
で抑えている。４列以下に示している波形は破線で示す
ごとく圧縮された表示となっており、ＢＬＮＫに対応す
るそれぞれの区間にＨ５ＹＮＣがあり、あとＨ５ＹＮＣ
が集まってＶＳＹＮＣがＨ″となり１画面になる。ＤＯ
Ｔは表示データであり、表示期間中、ＥＬＮＫ信号が入
らない期間にドツトテークが表示データとして発生され
る。さらにＬＣＤの場合、ＦＲＭ　、　ＤＹ　、　ＬＰ
倍信号発生され、ＬＰは前述のようにＨ５ＹＮＣに相当
する信号であり、ＤＹはコモン開始位置を示す信号でＶ
ＳＹＮＣに相当し、ＦＲＭは図においてハｆ）Ｙの周期
で一周期となっている。

以上、一実施例を示したが、本発明はこれに限るもので
なく多くの変形が可能であり、例えば、Ｈ５ＹＮＣ，Ｖ
ＳＹＮＣは出力信号として説明したが、外部より入力す
るようにしても同様である。ＣＬＫは表示データに対し
て任意（整数倍）のクロックで良い。まだ表示メモリア
ドレスへのデータは説明のため端子を入力と出力毎に分
けて示したが、端子を節約するために入出力であっても
同様である。

発明の効果 以上詳記したごとく、ＬＣＤ表示では独特のタイミング
信号が要求されるが、表示はＣＲ７表示と共通する動作
も多いため、本発明のとと（ＣＲ７表示制御回路に異な
る部分の信号を発生する回路を内蔵し、１チツプ化した
表示制御回路とすることによってコストダクン、小型化
及び低消費電力化が期待できる。

【図面の簡単な説明】

第１図は本発明の表示制御集積回路におけるシステム構
成の例を示す図、第２図は本発明の表示制御集積回路の
概要図、第６図は本発明の表示制御集積回路の各出力信
号を示す図、第４図はＬＣＤ表示パネル部を示す図、第
５図は本発明の表示制御集積回路の構成図、第６図は本
発明の表示制御集積回路における各信号の波形図。 （主な符号） １・・・表示データメモリ、２・・・表示制御ＩＣ，５
・・・ＣＲＴ、４・・・ＬＣＤ、５・・・ＣＲ７表示制
御回路、６・・・ＬＣＤ表示制御回路、７・・・ＣＲ７
表示タイミング信号、８・・・ＬＣＤ表示タイミング信
号 特許出願人富士通株式会社 代理人弁理士玉蟲久五部（外１名） 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 同時または排他的に使用される２組の表示タイミング出
   力の一方が液晶表示器に接続される外部端子と、水平同
   期信号および垂直同期信号を入力または出力する外部端
   子と、該水平同期信号および垂直同期信号を入力し表示
   画面の始まシまたは終シを示す信号を発生する回路ブロ
   ックとを備え、さらに、前記各信号から液晶表示のコモ
   ン開始信号、ラッチパルス、データクロックおよびフレ
   ーム信号の少なくともいずれかを発生する回路ブロック
   を備えていることを特徴とする表示制御集積回路。