JPS6025318A - 擬似スタテイツクフリツプフロツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＣＭ　０．５回路妃おける、フリップフａツブ
回路のセルサイズを縮小し、かつスタンバイ状態での消
費′１流を低減する回路方式に関する。

〔発明の背景〕

第１図はクロックドインバータの内部回路図。

第２図はりａツクドインバータのシンボル図、第６図は
従来のスタティックフリップフロック回路、第４図は各
部の動作波形を示したものである。第１図において、１
はクロック信号入力、２は１とは極性が逆のクロック信
号入力、３はデータ信号入力、４，５はＰＭＯＳトラン
ジスタ、６．７はＮＭＯＳトランジスタ、８は出力端子
、第２図において、９はデータ信号大刀端子、１０はク
ロックドインバータのシンボル図。

１１は出力端子、第３図において、１２はデータイｇ号
入力端子、１５．１８はクロックφがローレベルの時オ
ンするクロックドインバータ、１５　、１（Ｓはりａツ
クφがハイレベルの時オンするクロックドインバータ、
１４　、１７．２１はインバータ。

１９　、２０は出力端子である。

第４図に示すように、第３図のフリップフロップはクロ
ックφの立上りでデータを出力するＤＪＪｌスタティッ
クフリップフａツブとして動作することは明白である。

しかし１本回路では、クロックドインバータ１５　、１
８が、クロックφで動作するため、トランジスタサイズ
が大キく。

セルサイズが大きく、ＬＳｉの回路として多数使用する
と、ＬＳｉのチップサイズが大きくなるという欠点を有
する。

第５図は、他の従来回路の例であり、ダイナミックＤ型
フリッフーフロップ、第６図は各部の動作波形である。

第５図において、２２はデータ４Ｗ号入力端子、２３は
りａツク入力信号φがローレベルの時オンするりａツク
ドインバータ、２４゜２６はインバータ、２５はクロッ
ク入力信号φがハイレベルの時オンするクロックドイン
バータ。

２８　、２９は浮遊容量、３０はインバータ、２７は出
力端子である。

第６図において、コントロール信号がハイレベルの時、
クロックφが入力されて、回路が動作１゛る。クロック
φがａ−レベルの時、クロックドインバータ２３はオン
し、データ入力信号りの状態を反転し、浮遊容量２８に
状態を保持する。

このトキクロツクドインバータ２５はオフしている。次
に、φがハイレベルになると、クロックドインバータ２
３はオフし、２５はオンとなるので。

容量２８によって保持されていた状態が、存置２９に保
持され、インバータ２６を通し工出力端子２７に出力さ
れる。このように、この回路はダイナミックＤ型フリッ
プフロッグとして動作する。

次ニ、コントロール信号（？　Ａ’　Ｔ　Ｌ　カミ−レ
ベルになり、クロックφが停止し、スタンバイ状！ｌζ
になると、りａツクφがａ−レベルで停止するため、り
ロックドインバータ２３はオン、２５はオフとなり、容
量２９に保持されていた電荷は。

しだいに放電し、Ｑ、の電位は第６図のＱ、のように中
間のレベルとなっていく。このため、インバータ２６の
電源電流゛には第６図のｉｎｎのように直流電流が流れ
ることになり、スタンバイ状態の消費電流が増大する。

このように、第５図のようなダイナミックフリップフロ
ッグでは、第３図のスタティックフリップ７０ツブより
、素子数が少なく、セルサイズは小さくなるか、スタン
バイ状態での消費電流が大きくなるという欠点を有する
。

〔発明の目的〕

本発明の目的は、上靴した従来技術の欠点をなくシ、セ
ルサイズの小さなフリップフロップを提供することにあ
る。

〔発明の概要〕

本発明は、動作状態においてはダイナミックフリップ７
０ツブとして動作させ、スタンバイ状Ｂｒｔｃおいては
、オフ状態となるりロックドインバータの出力ａ＋＋に
、制御４百号によってラッチが構成されるよう１ヱ帰還
回路を設けることにより、セルサイズの最小化を図り、
かつスタンバイ状態での消費電流の最小化を図ったもの
である。

〔発明の実施例〕

以下、本発明の一実施例を、第７図および第８図により
説明する〇 第７図は、本発明の具体的な笑施例、〜４８図は第７図
の各部の動作波形を示したものである。

第７図におい℃、６１はデータ入力端子、６２はクロッ
ク（Ｎ号φがローレベルでオンするクロックドインバー
タ、３５はクロックφがハイレベルでオンするりａツク
ドインバータ、３８はコントロール信号ＣＮＴＬがロー
レベルの時オンするクロックドインバータ％　５４　、
５６．　４０　、および４１はインバータ、３３．およ
び３７は浮遊容量。

３９は出力端子、４２は制御信号入力端子である。

第８図に示すように、制御信号ＣＮＴＬがハイレベルの
時、クロック（ｉＷ号φが入力されると。

りｑツクドインバータ３８はオフとンｒるので１回路は
第５図と同様にダイナミックＤ型フリッグンロツブとし
て動作−１−，／、；、。次に、コント（コール信号Ｃ
、’Ｖ　Ｔ　Ｌがローレベルとなり、クロック信号が口
〜レベルで停止し、スタンバイ状態となると、りａツク
ドインバータ３８はオンとなり、インバータ６６、およ
びクロックドインバータ３８はラッチを構成し、クロッ
クドインバータ３５はオフするが、インバータ３６０人
力−位は保持される。寸だ、クロックド、ｆンバータ３
２はオン状態のため、インバー９６４の入力電位は保持
され℃おり、スタンバイ状態におい又も、消費電流が増
大することはない。

また、クロックドインバータ６８は−ｆｔｔｌＮＩｌ１
１信号ＣＮ　Ｔ　Ｊ、によって動作するたの、クロック
信号φによって動作する。第６図のクロックドインバー
タ１５　、１８より動作スピードが遅り、トランジスタ
サイズは最小のものでよい。

〔発明の効果〕

本発明により、スタンバイ状態忙おける消費電流を最小
にし、かつフリップフロッグＮ路のセルサイズを縮小す
ることがで＠、　Ｍｏ５ｔｓｉに使用した場合のチップ
サイズを縮小することか可能となった。

【図面の簡単な説明】

第１図はりａツクドインバータの内部回路図。 第２図はクロックドインバータのシンボル図。 第３図は従来のスタティック７）４フリツプフロツプの
回路図、第４図は各部の動作波形図、第５図は従来のダ
イナミックＤｍフリップフロップの回路図、第６図は各
部の動作波形図、第７図は本発明の一実施例の擬似スタ
ティックフリッグフロッグの回路図、第８図は各部の動
作波形図である。 １・・・クロック信号人力２・・・クロック信号入力端
子５・・・データ４］号入力端子 ４．５・・・ＰＭＯＳトランジスタ ６．７・・・ＮＭＯＳトランジスタ ８・・・出力端子 ３９・・・出力端子 ４２・・・制＃侶号入力端子 １１図 第　３図 ｈルーｕｌｌＪＩＪ　Ｉ 虱　！１５　図 見　ら　穆ろ Ｑ４　ヨ°　゛

Claims (1)

1. 【特許請求の範囲】 ｔ　ＣＭＯ５回路においてデータ信号入力とクロック信
   号入力と制御４６号入力とデータ信号出力とを備え該デ
   ータイ８号を入力する第１のりａツクドインバータと、
   前１己第１のクロックドインバータの出力゛を入力する
   第２のインバータと、前記第２のインバータの出力な入
   ・力する第３のクロックドインバータと、前記第３のり
   ａツクドインバータの出力を入力する第４のインバータ
   と、前記第４のインバータの出力を入力する８１！５の
   クロックドインバータとを具備し、前記第５のクロック
   ドインバータの出力を前記第４のインバータの入力に接
   続し、前記第１のクロックドインバータはりａツク信号
   がローレベルのときオンし。 前記第３のクロックドインバータは前記クロック信号が
   ハイレベルのときオンするようにし、前記第５のクロッ
   クドインバータは、該制御入力信号がスタンバイ状態の
   ときのみオンするようにし、該データ信号出力を前記第
   ４のインバータからとり出してなることを特徴とする擬
   似スタティックフリップフロッグ。