JPH02145018A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH02145018A JPH02145018A JP63299952A JP29995288A JPH02145018A JP H02145018 A JPH02145018 A JP H02145018A JP 63299952 A JP63299952 A JP 63299952A JP 29995288 A JP29995288 A JP 29995288A JP H02145018 A JPH02145018 A JP H02145018A
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- transistors
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- 230000000295 complement effect Effects 0.000 claims abstract description 9
- 230000005669 field effect Effects 0.000 claims description 36
- 230000007423 decrease Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000003334 potential effect Effects 0.000 description 1
- 102220133487 rs149819112 Human genes 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はレベルシフト回路に関し、特に、レイアウト面
積を減少させられ、高速化に適したレベルシフト回路に
関する。
積を減少させられ、高速化に適したレベルシフト回路に
関する。
［従来の技術］
従来、この種のレベルシフト回路として第４図に示す回
路が知られている。反転信号を作るインバータ２０と、
相補信号をゲート入力とし、ソース接地のＮチャンネル
型ＭＯ５）ランジスタ１０゜１１と、負荷として接続さ
れた互いのゲートとトレインが交差接続されたＰチャン
ネル型ＭＯ３）ランジメタ１２．１３乞こより構成され
ている。
路が知られている。反転信号を作るインバータ２０と、
相補信号をゲート入力とし、ソース接地のＮチャンネル
型ＭＯ５）ランジスタ１０゜１１と、負荷として接続さ
れた互いのゲートとトレインが交差接続されたＰチャン
ネル型ＭＯ３）ランジメタ１２．１３乞こより構成され
ている。
次に本回路の動作について説明する。入力端子４から人
力される信号をＳとすると、ＳをＣｌ’ＶＩ ０Ｓイン
バータ２０で反転して否を作りＮチャンネルＭＯＳ）ラ
ンジスタ１０，１１のゲートに信号’ｆｆ、 Ｓをそ
れぞれ供給する。信号Ｓ、否は電源端子２と３との間の
信号であるので、電源端子２は接地レベルＧＮＤ （Ｏ
ボルト）であり、電源端子３は■３ボルトとすると、信
号Ｓ、 ”ｆｆ！、ｔｓ＝Ｖ３゜否＝０またはＳ＝Ｏ，
に＝Ｖ３となる。従ってトランジスタ１０と１１の動作
は下表の様になる。
力される信号をＳとすると、ＳをＣｌ’ＶＩ ０Ｓイン
バータ２０で反転して否を作りＮチャンネルＭＯＳ）ラ
ンジスタ１０，１１のゲートに信号’ｆｆ、 Ｓをそ
れぞれ供給する。信号Ｓ、否は電源端子２と３との間の
信号であるので、電源端子２は接地レベルＧＮＤ （Ｏ
ボルト）であり、電源端子３は■３ボルトとすると、信
号Ｓ、 ”ｆｆ！、ｔｓ＝Ｖ３゜否＝０またはＳ＝Ｏ，
に＝Ｖ３となる。従ってトランジスタ１０と１１の動作
は下表の様になる。
但し、ＮチャンネルＭＯＳ）ランジスタ１０，１１のし
きい値電圧ＶＴＮはＶ３＞ＶＴＮ＞Ｏとし、電源端子１
は■１ボルトとする。そこでトランジスタ１０がオフか
らオンへトランジスタ１１がオンからオフへ変化する状
態を考える。トランジスタ１０がオフ、トランジスタ１
１がオンの時にはトランジスタ１２はオン、トランジス
タ１３はオフの状態である。ここでトランジスタ１０が
オフからオンへ、トランジスタ１１がオンからオフに変
化すると、トランジスタ１０．１２はともにオン状態、
トランジスタ１１．１３はともにオフ状態となる。従っ
て、出力端子５は低レベルが保持されたままであり、す
ぐには変化しない。一方トランジスタ１０と１２はとも
にオン状態であるためトランジスタ１０のオン抵抗がト
ランジスタ１２のオン抵抗より小さければ節点６の電位
が低下し、トランジスタ１３がオンし、出力端子５の電
位が上昇し、トランジスタ１２のオン抵抗が増大して節
点６の電位がさらに低下し、トランジスタのオン抵抗が
減少して正帰還がかかり、最終的にトランジスタ１２が
オフ、トランジスタ１３がオンとなる。よって出力端子
５は低レベルから高レベルに変化する。
きい値電圧ＶＴＮはＶ３＞ＶＴＮ＞Ｏとし、電源端子１
は■１ボルトとする。そこでトランジスタ１０がオフか
らオンへトランジスタ１１がオンからオフへ変化する状
態を考える。トランジスタ１０がオフ、トランジスタ１
１がオンの時にはトランジスタ１２はオン、トランジス
タ１３はオフの状態である。ここでトランジスタ１０が
オフからオンへ、トランジスタ１１がオンからオフに変
化すると、トランジスタ１０．１２はともにオン状態、
トランジスタ１１．１３はともにオフ状態となる。従っ
て、出力端子５は低レベルが保持されたままであり、す
ぐには変化しない。一方トランジスタ１０と１２はとも
にオン状態であるためトランジスタ１０のオン抵抗がト
ランジスタ１２のオン抵抗より小さければ節点６の電位
が低下し、トランジスタ１３がオンし、出力端子５の電
位が上昇し、トランジスタ１２のオン抵抗が増大して節
点６の電位がさらに低下し、トランジスタのオン抵抗が
減少して正帰還がかかり、最終的にトランジスタ１２が
オフ、トランジスタ１３がオンとなる。よって出力端子
５は低レベルから高レベルに変化する。
逆の場合も全く同様に動作する。結局第１図の回路では
ＮチャンネルＭＯＳ）ランジスタ１０（または１１）が
オンとなったときにそのオン抵抗がＰチャンネルＭＯＳ
）ランジスタ１２（または１３）のオン抵抗よりも充分
に小さくなることが重要であり、さもないと出力端子５
０レベルが変化しないこととなる。
ＮチャンネルＭＯＳ）ランジスタ１０（または１１）が
オンとなったときにそのオン抵抗がＰチャンネルＭＯＳ
）ランジスタ１２（または１３）のオン抵抗よりも充分
に小さくなることが重要であり、さもないと出力端子５
０レベルが変化しないこととなる。
［発明が解決しようとする問題点コ
上述した従来のレベルシフト回路では上述のようにＮチ
ャンネルＭ ＯＳ ｌ・ランジスタ１０（または１１）
とＰチャンネルＭＯＳ）ランジスタ１２（または１３）
のオン抵抗に依存しており、このことを定量的に以下説
明すると、トランジスタ１０（または１１）とトランジ
スタ１２（または１３）がともにオンとなったときに節
点６（または出力端子５）の電位が低下するためにはト
ランジスタ１０．１２（または１１．１３）のドレイン
電流値ＩＤｌ０．ＩＤ１２ （ＩＤＩ １．ＩＤ１３）
の間に、ＩＤ１０＞ＩＤ１２（またはＩＤＩＩ＞ＩＤ１
３）となる条件が成立する必要がある。
ャンネルＭ ＯＳ ｌ・ランジスタ１０（または１１）
とＰチャンネルＭＯＳ）ランジスタ１２（または１３）
のオン抵抗に依存しており、このことを定量的に以下説
明すると、トランジスタ１０（または１１）とトランジ
スタ１２（または１３）がともにオンとなったときに節
点６（または出力端子５）の電位が低下するためにはト
ランジスタ１０．１２（または１１．１３）のドレイン
電流値ＩＤｌ０．ＩＤ１２ （ＩＤＩ １．ＩＤ１３）
の間に、ＩＤ１０＞ＩＤ１２（またはＩＤＩＩ＞ＩＤ１
３）となる条件が成立する必要がある。
よってＩＤ １０＝に１０ （Ｖ３−ＶＴＮ）２＞ＩＤ
ｌ２＝に１２ （Ｖｌ−ＩＶＴＰＩ）２（ＫＩＯ。
ｌ２＝に１２ （Ｖｌ−ＩＶＴＰＩ）２（ＫＩＯ。
■（１２はトランジスタ１０．１２の導電係数である。
）となり結局■ぐ１０／に１２＞、（Ｖｌ−ＩＶＴＰ
ｌ ）”／ （Ｖ３−ＶＴＮ） ２となる。そコテＶ１
＝５ｖ、Ｖ３＝２ｖ、Ｉ ＶＴＰ ｌ ＝０．５ｖ。
ｌ ）”／ （Ｖ３−ＶＴＮ） ２となる。そコテＶ１
＝５ｖ、Ｖ３＝２ｖ、Ｉ ＶＴＰ ｌ ＝０．５ｖ。
ＶＴＮ＝０．８ｖとすると、Ｋ １０／Ｋ １２＞ １
４．０６となる。
４．０６となる。
２倍のマージンを見たとして、Ｉ（］ Ｃ１／ Ｋ １
２＞２８．１２となる。
２＞２８．１２となる。
通常ＮチャンネルＭＯ５の方がキャリアの移動度が２倍
程度大きいので、Ｗ／Ｌｌはゲート幅。
程度大きいので、Ｗ／Ｌｌはゲート幅。
Ｌはゲート長）の比で考えると、 （Ｗ／ Ｌ ） ＋
２／（Ｗ／ Ｌ ） ＋２＞ １４となる。
２／（Ｗ／ Ｌ ） ＋２＞ １４となる。
故にＮチャンネルＭＯＳ）ランジスタ１０，１１の占有
面積が大きくなり、広いレイアウト面積を必要とする。
面積が大きくなり、広いレイアウト面積を必要とする。
またＮチャンネルＭＯＳ）ランジスタ１０，１１のゲー
ト容量も大きくなるのでスピードを確保するためには前
段のドライバーやインバータ２０のトランジスタを大き
くしなければならないという欠点がある。
ト容量も大きくなるのでスピードを確保するためには前
段のドライバーやインバータ２０のトランジスタを大き
くしなければならないという欠点がある。
［発明の従来技術に対する相違点コ
上述した従来のレベルシフト回路に対し、本発明は負荷
側トランジスタ１２．１３と直列にオン抵抗制御用トラ
ンジスタを接続したという相違点を有する。
側トランジスタ１２．１３と直列にオン抵抗制御用トラ
ンジスタを接続したという相違点を有する。
［問題点を解決するための手段］
本発明の要旨は一対の相補信号がそれぞれゲートに供給
される第１導電型の第１電界効果トランジスタ及び第２
電界効果トランジスタと、第１電界効果トランジスタの
トレインに接続された第２導電型の第３電界効果トラン
ジスタと第４電界効果トランジスタとて構成される第１
直列回路と、第２電界効果トランジスタのドレインに接
続された第２導電型の第５電界効果トランジスタと第６
電界効果トランジスタとで構成される第２直列回路とを
有し、上記第３電界効果トランジスタのゲートは上記第
２電界効果トランジスタのトレインに、上記第５電界効
果トランジスタのゲートは上記第１電界効果トランジス
タのトレインにそれぞれ接続され、上記第４電界効果ト
ランジスタのゲートと上記第６電界効果トランジスタの
ゲートとには上記一対の相補信号がそれぞれ供給される
ことである。
される第１導電型の第１電界効果トランジスタ及び第２
電界効果トランジスタと、第１電界効果トランジスタの
トレインに接続された第２導電型の第３電界効果トラン
ジスタと第４電界効果トランジスタとて構成される第１
直列回路と、第２電界効果トランジスタのドレインに接
続された第２導電型の第５電界効果トランジスタと第６
電界効果トランジスタとで構成される第２直列回路とを
有し、上記第３電界効果トランジスタのゲートは上記第
２電界効果トランジスタのトレインに、上記第５電界効
果トランジスタのゲートは上記第１電界効果トランジス
タのトレインにそれぞれ接続され、上記第４電界効果ト
ランジスタのゲートと上記第６電界効果トランジスタの
ゲートとには上記一対の相補信号がそれぞれ供給される
ことである。
［実施例］
第１図は本発明の第１実施例を示す回路図である。
反転信号を作るインバータ２０と相補信号をゲート入力
とするエンハンスメントＮチャンネルＮ４０Ｓ）ランジ
スタ１０，１１とトランジスタ１０゜１１の負荷として
前記相補信号をゲート入力としたエンハンスメントＰチ
ャンネル型ｒｖ’ｒｏｓトランジスタ１４．１５と、Ｐ
チャンネル型ＭＯ９）ランジスタ１４，１５に直列接続
され互いのゲートとドレインとが交差接続したＰチャン
ネルＭＯＳトランジスタ１２．１３とにより構成される
。入力端子４から信号Ｓが与えられたとすると下表の様
になる。
とするエンハンスメントＮチャンネルＮ４０Ｓ）ランジ
スタ１０，１１とトランジスタ１０゜１１の負荷として
前記相補信号をゲート入力としたエンハンスメントＰチ
ャンネル型ｒｖ’ｒｏｓトランジスタ１４．１５と、Ｐ
チャンネル型ＭＯ９）ランジスタ１４，１５に直列接続
され互いのゲートとドレインとが交差接続したＰチャン
ネルＭＯＳトランジスタ１２．１３とにより構成される
。入力端子４から信号Ｓが与えられたとすると下表の様
になる。
ここで信号Ｓが■３→Ｏｖへ変化するときの動作につい
て説明する。このときトランジスタ１ｏはオフからオン
に、トランジスタ１１はオンからオフへ変化する。従っ
て、トランジスタ１１．１３が共にオフであるので出力
端子５は低レベルを保持する。一方トランジスタ１０，
１２．１４はともにオン状態であるので、トランジスタ
１０のオン抵抗がトランジスタ１２と１４のオン抵抗の
和より小さければ節点６の電位が降下を開始する。
て説明する。このときトランジスタ１ｏはオフからオン
に、トランジスタ１１はオンからオフへ変化する。従っ
て、トランジスタ１１．１３が共にオフであるので出力
端子５は低レベルを保持する。一方トランジスタ１０，
１２．１４はともにオン状態であるので、トランジスタ
１０のオン抵抗がトランジスタ１２と１４のオン抵抗の
和より小さければ節点６の電位が降下を開始する。
よってトランジスタ１３がオンし出力端子５の電位が上
昇する。さらにトランジスタ１２のオン抵抗が大きくな
り、節点６の電位効果が助長される。
昇する。さらにトランジスタ１２のオン抵抗が大きくな
り、節点６の電位効果が助長される。
この様に正帰還が働いて最終的に出力端子５は高レベル
（ＶＩＶ）節点６は低レベル（Ｏｖ）に落ち着く。信号
ＳがＯＶからＶ３ｖへ変化するときも同様な動作となる
。本実施例ではトランジスタ１０．１１，１２，１４，
１３，１５は第１〜第６電界効果トランジスタをそれぞ
れ構成している。
（ＶＩＶ）節点６は低レベル（Ｏｖ）に落ち着く。信号
ＳがＯＶからＶ３ｖへ変化するときも同様な動作となる
。本実施例ではトランジスタ１０．１１，１２，１４，
１３，１５は第１〜第６電界効果トランジスタをそれぞ
れ構成している。
次に従来例と同様に定量的な把握を試みる。
トランジスタ１０，１２．１４（またはトランジスタ１
１．１３１ １！５）が共にオンとなったときに節点６
（または出力端子５）の電位が降下するためにはＩＤｌ
０＞ＩＤ］４＝ＩＤ１２ （ＩＤ１０、ＩＤ１２．ＩＤ
１４はトランジスタ１０゜１２．１４のドレイン電流）
となる条件が成立する必要がある。ここでトランジスタ
１２（またはトランジスタ１３）のオン抵抗がトランジ
スタ１４（またはトランジスタ１５）に比べ無視できる
ほど小さいと仮定すると、 ＩＤ １０＝に１０ （Ｖ３−ＶＴＮ） ２＞ Ｉ Ｄ
Ｉ４＝に１４ （Ｖｌ−Ｖ３− Ｉ ＶＴＰ Ｉ）
２となる（ＫＩＯ，に１４はトランジスタ１０，１４
のＦ４電係数である）。
１．１３１ １！５）が共にオンとなったときに節点６
（または出力端子５）の電位が降下するためにはＩＤｌ
０＞ＩＤ］４＝ＩＤ１２ （ＩＤ１０、ＩＤ１２．ＩＤ
１４はトランジスタ１０゜１２．１４のドレイン電流）
となる条件が成立する必要がある。ここでトランジスタ
１２（またはトランジスタ１３）のオン抵抗がトランジ
スタ１４（またはトランジスタ１５）に比べ無視できる
ほど小さいと仮定すると、 ＩＤ １０＝に１０ （Ｖ３−ＶＴＮ） ２＞ Ｉ Ｄ
Ｉ４＝に１４ （Ｖｌ−Ｖ３− Ｉ ＶＴＰ Ｉ）
２となる（ＫＩＯ，に１４はトランジスタ１０，１４
のＦ４電係数である）。
よって、Ｋ １０／Ｋ １４＞ （Ｖ １−Ｖ３− Ｉ
ＶＴＰ ｌ ） ２／ （Ｖ３−ＶＴＮ） ２となり
、同様に■１−＝５ｖ、Ｖ３＝２ｖ、ＩＶＴＰＩ ＝０
．５ｖ。
ＶＴＰ ｌ ） ２／ （Ｖ３−ＶＴＮ） ２となり
、同様に■１−＝５ｖ、Ｖ３＝２ｖ、ＩＶＴＰＩ ＝０
．５ｖ。
ＶＴＮ＝０．８ｖとすると、Ｋ １０／Ｋ １４＞４゜
３４となる。２倍のマージンを見たとしてＫＩＯ／に１
４＞８．６８となる。通常ＮチャンネルＭＯ８の方がキ
ャリアの移動度が２倍程度大きいのでＷ／Ｌの比で考え
ると（Ｗ／Ｌ）＋ｓ／ （Ｗ／Ｌ）１ｔ＞ ４． ３４
となる。結局従来の回路に比ベトランジスタ１０．１１
を約１／３の大きさに抑えることが可能となる。トラン
ジスタ１４．１５の追加となるが、レイアウト的にはト
ランジスタ１２゜１４（またはトランジスタ１３．１５
）は、ゲート電極を並べて配置できるので、これによる
面積の増加はわずかであり、全体としては大幅な面積の
縮小化が実現できる。
３４となる。２倍のマージンを見たとしてＫＩＯ／に１
４＞８．６８となる。通常ＮチャンネルＭＯ８の方がキ
ャリアの移動度が２倍程度大きいのでＷ／Ｌの比で考え
ると（Ｗ／Ｌ）＋ｓ／ （Ｗ／Ｌ）１ｔ＞ ４． ３４
となる。結局従来の回路に比ベトランジスタ１０．１１
を約１／３の大きさに抑えることが可能となる。トラン
ジスタ１４．１５の追加となるが、レイアウト的にはト
ランジスタ１２゜１４（またはトランジスタ１３．１５
）は、ゲート電極を並べて配置できるので、これによる
面積の増加はわずかであり、全体としては大幅な面積の
縮小化が実現できる。
第２図は本発明の第２実施例を示す回路図である。本実
施例ではトランジスタ１４．１５がトランジスタ１２．
１３のドレイン側に接続されている点が異なる。回路動
作については第１実施例と全く同様である。本実施例で
はトランジスタ１０゜１１．１２．１４，１３．．３５
がそれぞれ第１〜第６電界効果トランジスタを構成して
いる。第３図は本発明の第３実施例を示す回路図である
。この実施例は第１実施例の回路に相補人力信号をゲー
ト人力としたソースフォロワ−のＮチャンネルＭＯＳ）
ランジスタ１６，１７を追加した回路である。
施例ではトランジスタ１４．１５がトランジスタ１２．
１３のドレイン側に接続されている点が異なる。回路動
作については第１実施例と全く同様である。本実施例で
はトランジスタ１０゜１１．１２．１４，１３．．３５
がそれぞれ第１〜第６電界効果トランジスタを構成して
いる。第３図は本発明の第３実施例を示す回路図である
。この実施例は第１実施例の回路に相補人力信号をゲー
ト人力としたソースフォロワ−のＮチャンネルＭＯＳ）
ランジスタ１６，１７を追加した回路である。
トランジスタ１６．１７はレベルシフト回路が反転する
ときにスピードアップを図るための回路である。以下そ
の動作について説明する。同様に信号数がＶ３→Ｏｖへ
変化するときの動作を考える。この時トランジスタ１０
．１６はオフからオンへ、トランジスタ１１はオンから
オフへ変化する。従って第１実施例で説明したように節
点６の電位が降下しはじめる。ざらにトランジスタ１１
゜１３がともにオフで出力端子５が低レベルのままであ
るので、トランジスタ１６がオンとなり、出力端子５の
電位を上昇させるとともにトランジスタ】３もオンし、
出力端子５の電位上昇を加速する。このときトランジス
タ１６がオンすることにより、節点７の電位を降下させ
る効果もあるので節点６の電位降下を加速することにな
る。従って同様にトランジスタ１２のオン抵抗が小さく
なりトランジスタ１３０オン抵抗が大きくなる方向で正
帰還がかかり、最終的に出力端子５は高レベル（ｖｌ）
、節点６の電位は低レベル（Ｏｖ）に落ち着く。この時
トランジスタ１６はオフの状態となる。以上説明したよ
うにトランジスタ１６，１７を追加することにより、出
力端子５２節点６の電位の変化を速めることとなり、さ
らに動作速度を速くすることができる。
ときにスピードアップを図るための回路である。以下そ
の動作について説明する。同様に信号数がＶ３→Ｏｖへ
変化するときの動作を考える。この時トランジスタ１０
．１６はオフからオンへ、トランジスタ１１はオンから
オフへ変化する。従って第１実施例で説明したように節
点６の電位が降下しはじめる。ざらにトランジスタ１１
゜１３がともにオフで出力端子５が低レベルのままであ
るので、トランジスタ１６がオンとなり、出力端子５の
電位を上昇させるとともにトランジスタ】３もオンし、
出力端子５の電位上昇を加速する。このときトランジス
タ１６がオンすることにより、節点７の電位を降下させ
る効果もあるので節点６の電位降下を加速することにな
る。従って同様にトランジスタ１２のオン抵抗が小さく
なりトランジスタ１３０オン抵抗が大きくなる方向で正
帰還がかかり、最終的に出力端子５は高レベル（ｖｌ）
、節点６の電位は低レベル（Ｏｖ）に落ち着く。この時
トランジスタ１６はオフの状態となる。以上説明したよ
うにトランジスタ１６，１７を追加することにより、出
力端子５２節点６の電位の変化を速めることとなり、さ
らに動作速度を速くすることができる。
［発明の効果コ
以上説明したように本発明のレベルシフト回路では、レ
イアウト面積を小さくすることが出来るとともに、より
高速化が可能となる効果がある。
イアウト面積を小さくすることが出来るとともに、より
高速化が可能となる効果がある。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は従来例を示す回路図であ
る。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ・ ５ ・ ・ ・ １０、１ １２〜１５ ・ ・ ・ ２０ ・ ・ ・・第１の電源端子、 ・・第２の電源端子、 ・・第３の電源端子、 ・・入力端子、 ・・出力端子、 エンハンスメントＮチャンネル ＭＯＳトランジスタ、 エンハンスメントＮチャンネル ＭＯＳ）ランジスタ、 ・・インバータ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第３図 第４図
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は従来例を示す回路図であ
る。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ・ ５ ・ ・ ・ １０、１ １２〜１５ ・ ・ ・ ２０ ・ ・ ・・第１の電源端子、 ・・第２の電源端子、 ・・第３の電源端子、 ・・入力端子、 ・・出力端子、 エンハンスメントＮチャンネル ＭＯＳトランジスタ、 エンハンスメントＮチャンネル ＭＯＳ）ランジスタ、 ・・インバータ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第３図 第４図
Claims (1)
- 【特許請求の範囲】 一対の相補信号がそれぞれゲートに供給される第１導電
型の第１電界効果トランジスタ及び第２電界効果トラン
ジスタと、第１電界効果トランジスタのドレインに接続
された第２導電型の第３電界効果トランジスタと第４電
界効果トランジスタとで構成される第１直列回路と、 第２電界効果トランジスタのドレインに接続された第２
導電型の第５電界効果トランジスタと第６電界効果トラ
ンジスタとで構成される第２直列回路とを有し、 上記第３電界効果トランジスタのゲートは上記第２電界
効果トランジスタのドレインに、上記第５電界効果トラ
ンジスタのゲートは上記第１電界効果トランジスタのド
レインにそれぞれ接続され、上記第４電界効果トランジ
スタのゲートと上記第６電界効果トランジスタのゲート
とには上記一対の相補信号がそれぞれ供給されることを
特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299952A JPH02145018A (ja) | 1988-11-28 | 1988-11-28 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299952A JPH02145018A (ja) | 1988-11-28 | 1988-11-28 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02145018A true JPH02145018A (ja) | 1990-06-04 |
Family
ID=17878941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299952A Pending JPH02145018A (ja) | 1988-11-28 | 1988-11-28 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02145018A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675264A (en) * | 1993-12-28 | 1997-10-07 | Nec Corporation | Phase differential circuit having high synchronicity |
| WO2001039373A1 (en) * | 1999-11-23 | 2001-05-31 | Koninklijke Philips Electronics N.V. | Improved voltage translator circuit |
| DE10320795A1 (de) * | 2003-04-30 | 2004-12-09 | Infineon Technologies Ag | Pegelumsetz-Einrichtung |
-
1988
- 1988-11-28 JP JP63299952A patent/JPH02145018A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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