JPS60254187A - 表示装置 - Google Patents
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- JPS60254187A JPS60254187A JP59109651A JP10965184A JPS60254187A JP S60254187 A JPS60254187 A JP S60254187A JP 59109651 A JP59109651 A JP 59109651A JP 10965184 A JP10965184 A JP 10965184A JP S60254187 A JPS60254187 A JP S60254187A
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- data
- display device
- pattern
- dmac
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、文字、イメージ、グラフなどをＣ’ ＲＴ
などの画面に表示する表示装置において。
などの画面に表示する表示装置において。
イメージなどの矩形パターンを縮小し１表示画面の任意
の領域に表示する機構を有する表示装置に関するもので
ある。
の領域に表示する機構を有する表示装置に関するもので
ある。
一般的に、この種の表示装置は第１図に示すように構成
されている。図においてｌはマイクロ・プロセサなどの
中央制御装置（以下Ｃ，ＰＵと略す）、コはシステム・
バス、３は表示装置の制御プログラムを格納するプログ
ラム・メモリ（以下ＰＭと略す）、≠は外部からイメー
ジ書パターンを入カスるイメージ・リーダ（以下ＩＲと
略す）、ｊは操作者が命令又はデータを入力するキーボ
ード（以下ＫＢと略す）、６は画面の表示制御を行なう
表示制御部（以下ＤＳＰＣと略す）、そして、りはＣＲ
Ｔなどの表示ユニット（以下ＤＳＰＵと略す）であり、
その表示画面には文字、イメージ、グラフなどのパター
ンが表示されるものである。
されている。図においてｌはマイクロ・プロセサなどの
中央制御装置（以下Ｃ，ＰＵと略す）、コはシステム・
バス、３は表示装置の制御プログラムを格納するプログ
ラム・メモリ（以下ＰＭと略す）、≠は外部からイメー
ジ書パターンを入カスるイメージ・リーダ（以下ＩＲと
略す）、ｊは操作者が命令又はデータを入力するキーボ
ード（以下ＫＢと略す）、６は画面の表示制御を行なう
表示制御部（以下ＤＳＰＣと略す）、そして、りはＣＲ
Ｔなどの表示ユニット（以下ＤＳＰＵと略す）であり、
その表示画面には文字、イメージ、グラフなどのパター
ンが表示されるものである。
このような構成の表示装置において、ＤＢＰＣｂは、従
来第２図のように構成されているのが普通であった。こ
の第２−におい℃、ｇは表示画面のドツトに対応してパ
ターンデータを記憶するフレームφメモリ（以下ＦＲＭ
と略す）、９はこのＦＲＭｆｆから読み出した矩形パタ
ーンからビデオ信号を発生するビデオ制御部（以下ＶＤ
Ｃと略す）。
来第２図のように構成されているのが普通であった。こ
の第２−におい℃、ｇは表示画面のドツトに対応してパ
ターンデータを記憶するフレームφメモリ（以下ＦＲＭ
と略す）、９はこのＦＲＭｆｆから読み出した矩形パタ
ーンからビデオ信号を発生するビデオ制御部（以下ＶＤ
Ｃと略す）。
ｌθは表示に必要な各種タイミング信号を発生するタイ
ミング信号発生部（以下ＴＭＧと略す）である。／／、
／コはＴＭＧｌｏがそれぞれ上記ＦＲＭざ、ＶＤＣ？に
対しタイミング信号を送る信号線、１３はＤＳＰＵ７に
対し各種タイミング信号を送る信号線、／ｌはＦＲＭｆ
ｆから読み出されるデータをｖＤＣ９に送るための信号
線、１５はＤＳＰＵ７にＶＤＣ９からのビデオ信号を送
るための信号線である。
ミング信号発生部（以下ＴＭＧと略す）である。／／、
／コはＴＭＧｌｏがそれぞれ上記ＦＲＭざ、ＶＤＣ？に
対しタイミング信号を送る信号線、１３はＤＳＰＵ７に
対し各種タイミング信号を送る信号線、／ｌはＦＲＭｆ
ｆから読み出されるデータをｖＤＣ９に送るための信号
線、１５はＤＳＰＵ７にＶＤＣ９からのビデオ信号を送
るための信号線である。
上記ＦＲＭざにはＤＳＰＵ７に表示されるパターン・デ
ータが保持されていて、上記ＴＭＧ１０から信４号線／
／で送られるタイミング信号ｆ従ってパターン・データ
が読み出され、信号線／ＦでＶＤＣ９へ順次送られ、Ｖ
ＤＣ？でビデオ信号に変換され、信号線／ＳによってＤ
ＳＰＵ７へ送られる。
ータが保持されていて、上記ＴＭＧ１０から信４号線／
／で送られるタイミング信号ｆ従ってパターン・データ
が読み出され、信号線／ＦでＶＤＣ９へ順次送られ、Ｖ
ＤＣ？でビデオ信号に変換され、信号線／ＳによってＤ
ＳＰＵ７へ送られる。
従ってＤＳＰＵ７の表示内容を書き換えるときには、シ
ステム・パスコからのアクセスによって行なわハる。ま
たＤＳＰＵ７に：表示されている矩形パＣＰＵ／がｐ
ＭＪ内のプログラムに従って順次指定された矩形パター
ン・データをＦＲＭｆから読み出し、ＦＲＭｔの他の領
域に書き込むことによって実現される。しかし一般に、
ＣＰＵ／がプログラムによって定められたメモリ領域の
データを他のメモリ領域に転送するときは、データ数の
計数や、アドレス制御をプログラムで行なわなくＣはな
らないので、データの転送に時間がかかるし、またシス
テム・バスλは汎用のデータ転送路であるので。
ステム・パスコからのアクセスによって行なわハる。ま
たＤＳＰＵ７に：表示されている矩形パＣＰＵ／がｐ
ＭＪ内のプログラムに従って順次指定された矩形パター
ン・データをＦＲＭｆから読み出し、ＦＲＭｔの他の領
域に書き込むことによって実現される。しかし一般に、
ＣＰＵ／がプログラムによって定められたメモリ領域の
データを他のメモリ領域に転送するときは、データ数の
計数や、アドレス制御をプログラムで行なわなくＣはな
らないので、データの転送に時間がかかるし、またシス
テム・バスλは汎用のデータ転送路であるので。
データ転送に際してバスの争奪などによるオーバーヘッ
ドのために無駄な時間が費やされる。
ドのために無駄な時間が費やされる。
さらに第２図の従来のＤＳＰＣ＆を含む表示装置におい
℃は、ＤＳＰＵり上に矩形パターンを縮小して表示させ
る場合、ＣＰＵ／がＦＲＭｔにパターンデータを書き込
む時に複雑なビット操作を行ないながらパターン・ゾー
ンを縮小し、それをＦＲＭｇに書き込まなくてはならな
いので処理手順が複雑になり、また、表示速度も遅くな
るという欠点があった。
℃は、ＤＳＰＵり上に矩形パターンを縮小して表示させ
る場合、ＣＰＵ／がＦＲＭｔにパターンデータを書き込
む時に複雑なビット操作を行ないながらパターン・ゾー
ンを縮小し、それをＦＲＭｇに書き込まなくてはならな
いので処理手順が複雑になり、また、表示速度も遅くな
るという欠点があった。
この発明は、上記された従来の表示装置の欠点を除去す
るためになされたものであって、その目的は、前記従来
装置の表示制御部にウィンドウ・メモリ（ＷＭＭ）及び
ダイレクト・メモリ・アクセス９コントローラ（ＤＭＡ
Ｃ）を付加したのみで。
るためになされたものであって、その目的は、前記従来
装置の表示制御部にウィンドウ・メモリ（ＷＭＭ）及び
ダイレクト・メモリ・アクセス９コントローラ（ＤＭＡ
Ｃ）を付加したのみで。
Ｃ’ＰＵからデータ・バスを介して前記ＤＭＡＣに所定
のパラメータをセットして起動をかけた後は、前記ＣＰ
Ｕに対する負担を増大したり、前記データ・バスを続け
て使用することなく１画面に表示されるイメージ書パタ
ーンの縮小、転送１表示等を高速に行なうことのできる
表示装置を提供することにある。
のパラメータをセットして起動をかけた後は、前記ＣＰ
Ｕに対する負担を増大したり、前記データ・バスを続け
て使用することなく１画面に表示されるイメージ書パタ
ーンの縮小、転送１表示等を高速に行なうことのできる
表示装置を提供することにある。
以下、この発明の一実施例を図を用いて説明する。第３
図はこの発明による前記ＤＳＰＣ＆の構成を示すブロッ
ク図であり、ｔ〜／ｊはそれぞれ第２図の同−符・号の
ものと同一のものである。そして、１６はイメージなど
の複数の矩形パターンを記憶するウィンドウ・メモリ（
以下ＷＭＮと略す）、／７はＷＭＭ／Ａ、ＦＲＭざのそ
れぞれとの間で矩形パターンを連続して高速転送するダ
イレクト・メモリ・アクセス・コントローラ（以下ＤＭ
ＡＣと略す）、ｉｔはＷＭＭ１６とＤＭＡＣｔ７との間
のインターフェース線、ｌテはＤＭＡＣｔりとＦＲＭＩ
ｒとの間のインター７、エース線である。
図はこの発明による前記ＤＳＰＣ＆の構成を示すブロッ
ク図であり、ｔ〜／ｊはそれぞれ第２図の同−符・号の
ものと同一のものである。そして、１６はイメージなど
の複数の矩形パターンを記憶するウィンドウ・メモリ（
以下ＷＭＮと略す）、／７はＷＭＭ／Ａ、ＦＲＭざのそ
れぞれとの間で矩形パターンを連続して高速転送するダ
イレクト・メモリ・アクセス・コントローラ（以下ＤＭ
ＡＣと略す）、ｉｔはＷＭＭ１６とＤＭＡＣｔ７との間
のインターフェース線、ｌテはＤＭＡＣｔりとＦＲＭＩ
ｒとの間のインター７、エース線である。
上記ＤＭＡＣ／りはシステム・パスコから予メ設定され
たパラメータに従ってＷＭＭ／Ａ及びＦＲＭｆに対して
所定のアドレス又は制御信号をインターフェース線ｌざ
叉は／ｆに出力し、任意の矩形パターン・データをＷＭ
Ｍ／ ６．ＦＲＭ ｔのそれぞれとの間で任意のアドレ
スに連続して転送する。なお、ＷＭＭ／６は一ポート１
メモリで、ＤＭＡＣ／りから及びシステム−パス−から
の双方のアクセスが可能である。
たパラメータに従ってＷＭＭ／Ａ及びＦＲＭｆに対して
所定のアドレス又は制御信号をインターフェース線ｌざ
叉は／ｆに出力し、任意の矩形パターン・データをＷＭ
Ｍ／ ６．ＦＲＭ ｔのそれぞれとの間で任意のアドレ
スに連続して転送する。なお、ＷＭＭ／６は一ポート１
メモリで、ＤＭＡＣ／りから及びシステム−パス−から
の双方のアクセスが可能である。
上記ＤＭＡＣｔ７の内部構成の一例を第９図に示す。コ
ＯはＷＭＭ／６又はＦＲＭｔから第１のパターン１デー
タを続み出す際に、その読み出しアドレスを順次出力す
るソースΦデータ・Ａ・アドレス・：Ｉ７ ） ｏ −
５（以下５ＡＡＣと略す）、２／Ｖ！ＷＭＭ１６又はＦ
ＲＭざから第２のパターン・データを読 １み出す際に
、その読み出しアドレスを順次出力するソース−データ
ークーアドレス・コントローラ（以下５ＢＡＣと略す）
、２コは第７及び第コのパターン・データを必要に応じ
て処理・合成したディスティネーション・データをＷＭ
Ｍ／／、又はＦＩＲＭｔに書き込む際に、その書き込み
アドレスを順次出力するディスティネーション・データ
・アドレス・コントローラ（以下ＤＮＡＣと略す）、コ
３は５ＡＡＣ’、２０．８ＢＡＣ，２／、ＤＮＡＣ２−
を総称したもので、アドレス・コントローラ（以下ＩＡ
Ｄｃと略す）、−グはＡＤＣＪ３と対になってＷＭＭ／
Ａ、ＦＲＭｆｆのそれぞれとの間でデータを送受するデ
ータ転送部（以下ＤＴＲと略す）、２５はＤＭＡＣ／７
がＷＭＭ ／ Ａをアクセスするときのアドレス線及び
アドレス制御線１．２６はＤＭＡＣ／７がＦＲＭざをア
クセスするトキのアドレス線及びアドレス制御線１．２
７はＤＭＡＣ／りがＷＭＭ／Ａをアクセスするときのデ
ータ線及びデータ制御線、コｇはＤＭＡＣ／７がＦＲＭ
ざをアクセスするときのデータ線及びデータ制御線、２
９はＤＴＲ，２≠とＡＤＣ２Ｊが同期してダイレクトＯ
メモリ・アクセス・コントローラとして動作するための
制御線、３０はシステム・パスコからＡＤＣ，２，７及
びＤＴＲＪ４’に動作に必要な各種パラメータを設定す
るためのインターフェース線である。
ＯはＷＭＭ／６又はＦＲＭｔから第１のパターン１デー
タを続み出す際に、その読み出しアドレスを順次出力す
るソースΦデータ・Ａ・アドレス・：Ｉ７ ） ｏ −
５（以下５ＡＡＣと略す）、２／Ｖ！ＷＭＭ１６又はＦ
ＲＭざから第２のパターン・データを読 １み出す際に
、その読み出しアドレスを順次出力するソース−データ
ークーアドレス・コントローラ（以下５ＢＡＣと略す）
、２コは第７及び第コのパターン・データを必要に応じ
て処理・合成したディスティネーション・データをＷＭ
Ｍ／／、又はＦＩＲＭｔに書き込む際に、その書き込み
アドレスを順次出力するディスティネーション・データ
・アドレス・コントローラ（以下ＤＮＡＣと略す）、コ
３は５ＡＡＣ’、２０．８ＢＡＣ，２／、ＤＮＡＣ２−
を総称したもので、アドレス・コントローラ（以下ＩＡ
Ｄｃと略す）、−グはＡＤＣＪ３と対になってＷＭＭ／
Ａ、ＦＲＭｆｆのそれぞれとの間でデータを送受するデ
ータ転送部（以下ＤＴＲと略す）、２５はＤＭＡＣ／７
がＷＭＭ ／ Ａをアクセスするときのアドレス線及び
アドレス制御線１．２６はＤＭＡＣ／７がＦＲＭざをア
クセスするトキのアドレス線及びアドレス制御線１．２
７はＤＭＡＣ／りがＷＭＭ／Ａをアクセスするときのデ
ータ線及びデータ制御線、コｇはＤＭＡＣ／７がＦＲＭ
ざをアクセスするときのデータ線及びデータ制御線、２
９はＤＴＲ，２≠とＡＤＣ２Ｊが同期してダイレクトＯ
メモリ・アクセス・コントローラとして動作するための
制御線、３０はシステム・パスコからＡＤＣ，２，７及
びＤＴＲＪ４’に動作に必要な各種パラメータを設定す
るためのインターフェース線である。
第５図に、パスコからのパラメータによって実行される
前記８ＡＡＣＪＯ及び８ ＢＡＣ２／のアドレス発生順
序が示されている。図において、１６は前記ＷＭＭ、
ｊ ／は縮小させる矩形パターンである。
前記８ＡＡＣＪＯ及び８ ＢＡＣ２／のアドレス発生順
序が示されている。図において、１６は前記ＷＭＭ、
ｊ ／は縮小させる矩形パターンである。
８ＡＡＣコ０，８ＢＡＣコＩは図の矢印で示した様に。
１行おきにアドレスを発生することができる。
第ダ図においてブロックで示されたＤＴＲ，２４ｔにつ
いて、そのより詳細な構成が第６図に示されている。こ
の第６図において、３２はＷＭＭ／Ａ又はＦＲＭｆから
読み込んだ第１のソースＯパターン・データ（以下ＢＤ
Ａと略す）を保持する第１のレジスタ（以下ＳＲＡと略
す）、Ｊ、？はＷＭＭ／Ａ又はＦＲＭざから読み込んだ
第コのソース・パターン・データ（以下ＳＤＲと略す）
を保持する第２のレジスタ（以下８ＲＢと略す）、３ダ
はＳＤＡか縮小データかを選択するセレクタ（以下ＳＥ
Ｌ、と略す）、３Ｓは選択されたパターン・データをＷ
ＭＭ／ ６又はＦＲＭＥＫ＊き込むために、一時パター
ン・データを保持しておく第３のレジスタ（以下ＤＮＲ
と略す）。
いて、そのより詳細な構成が第６図に示されている。こ
の第６図において、３２はＷＭＭ／Ａ又はＦＲＭｆから
読み込んだ第１のソースＯパターン・データ（以下ＢＤ
Ａと略す）を保持する第１のレジスタ（以下ＳＲＡと略
す）、Ｊ、？はＷＭＭ／Ａ又はＦＲＭざから読み込んだ
第コのソース・パターン・データ（以下ＳＤＲと略す）
を保持する第２のレジスタ（以下８ＲＢと略す）、３ダ
はＳＤＡか縮小データかを選択するセレクタ（以下ＳＥ
Ｌ、と略す）、３Ｓは選択されたパターン・データをＷ
ＭＭ／ ６又はＦＲＭＥＫ＊き込むために、一時パター
ン・データを保持しておく第３のレジスタ（以下ＤＮＲ
と略す）。
３６はＳＲＡ、？、２ 、 ＳＲＥ Ｊ、？ 、 ＢＥ
ＬＪ４１ 、 ＤＮＲＪ！を制御するシーケンサ（以下
ＳＱＲと略す）、３りはシステムＱバスλとのインター
フェース（以下Ｂ工Ｆと略丁）、３ｇはＷＭＭ／４から
パターン・データを読み出すためのデータ線、Ｊ９はＦ
ＲＭｇからパターン・データを読み出すためのデータ線
、ＩＩ。
ＬＪ４１ 、 ＤＮＲＪ！を制御するシーケンサ（以下
ＳＱＲと略す）、３りはシステムＱバスλとのインター
フェース（以下Ｂ工Ｆと略丁）、３ｇはＷＭＭ／４から
パターン・データを読み出すためのデータ線、Ｊ９はＦ
ＲＭｇからパターン・データを読み出すためのデータ線
、ＩＩ。
はＳＤＡをＳＥＩ八Ｊへに送るためのデータ線、ダｌは
ＳＤＡとＳＤＥを／ビットおきにサンプリングすること
によってデータ長を／／コにした縮小パターンデータを
５ＥＬＪＦに送るためのデータ線、９２は５ＥＬＪＦで
選択されたパターン１データヲＤＮＲ，，７ｊに送るた
めのデータ線、弘３は５ＱＲＪＡが５ＲＡＪＪ。
ＳＤＡとＳＤＥを／ビットおきにサンプリングすること
によってデータ長を／／コにした縮小パターンデータを
５ＥＬＪＦに送るためのデータ線、９２は５ＥＬＪＦで
選択されたパターン１データヲＤＮＲ，，７ｊに送るた
めのデータ線、弘３は５ＱＲＪＡが５ＲＡＪＪ。
８ＲＢ、７．？、ＳＥＬ、７弘、ＤＮＲ３！；を制御す
るための制御線、グリはＤＴＲ２ＩＩとＡＤＣＪ、？が
同期してダイレクト令メモ゛す・アクセス・コントロー
ラとして動作するようにＡＤＣＪ３を制御する制御線で
ある。
るための制御線、グリはＤＴＲ２ＩＩとＡＤＣＪ、？が
同期してダイレクト令メモ゛す・アクセス・コントロー
ラとして動作するようにＡＤＣＪ３を制御する制御線で
ある。
以下に第６図、を用いＣＤＴＲ２Ｆの動作を説明する。
ＤＴＲ２１１には２種類の動作モードがあり、その一方
はノーマル・モード、他方は縮小モードである。ノーマ
ル・モードの動作は、一般的なダイレクト・メモリ・ア
クセス方式における動作と同一であり、よく知られ℃い
擾ので説明を省略し、ここでは、この発明による縮小モ
ードの動作について説明する。先ず、その動作に必要な
パラメータをシステム・バス２からＤＴＲ２ｔｌ及びＡ
ＤＣ，２，７（嬉り図）に対してセントする。次に動作
を開始させるために、システム・パスコがら起動指示を
与えると、ＳＱＲ，？Ａ＆ｔＡＤＣｕ、？を制御１＝、
ＷＭＭ／６又はＦＲＭざからＳＤＡを入力し、８ＲＡｊ
、２にセットする。同様にＳＤＡと連続するパターン・
データをＳＤＢとして入力し、５ＲＢ３．３にセットす
る、読み込まれたＳ Ｄ’ＡとＳＤＢは、／ビットおき
にサンプリングされてそれぞれ奇数ビットだけ取り出し
て連結され、前記２個のパターン・データを合わせてｌ
ワードの縮小パターン・データとなる。この縮小パター
ン・データは５ＥＬ３ｐで選択されてそのまま通廼し、
ＤＮＲＪｋで一時保持された後、ＷＭＭ／Ａ又はＦＲＭ
ｔの任急のアドレスに書き込まれる。
はノーマル・モード、他方は縮小モードである。ノーマ
ル・モードの動作は、一般的なダイレクト・メモリ・ア
クセス方式における動作と同一であり、よく知られ℃い
擾ので説明を省略し、ここでは、この発明による縮小モ
ードの動作について説明する。先ず、その動作に必要な
パラメータをシステム・バス２からＤＴＲ２ｔｌ及びＡ
ＤＣ，２，７（嬉り図）に対してセントする。次に動作
を開始させるために、システム・パスコがら起動指示を
与えると、ＳＱＲ，？Ａ＆ｔＡＤＣｕ、？を制御１＝、
ＷＭＭ／６又はＦＲＭざからＳＤＡを入力し、８ＲＡｊ
、２にセットする。同様にＳＤＡと連続するパターン・
データをＳＤＢとして入力し、５ＲＢ３．３にセットす
る、読み込まれたＳ Ｄ’ＡとＳＤＢは、／ビットおき
にサンプリングされてそれぞれ奇数ビットだけ取り出し
て連結され、前記２個のパターン・データを合わせてｌ
ワードの縮小パターン・データとなる。この縮小パター
ン・データは５ＥＬ３ｐで選択されてそのまま通廼し、
ＤＮＲＪｋで一時保持された後、ＷＭＭ／Ａ又はＦＲＭ
ｔの任急のアドレスに書き込まれる。
また、この時ＡＤＣ，２，７は第５図に示した様にアド
レスを発生するため、矩形パターンの縦方向につな いても７行おきにサンプリングすることに趣り、この矩
形パターンは縦横共に／／２に縮小されたことになる。
レスを発生するため、矩形パターンの縦方向につな いても７行おきにサンプリングすることに趣り、この矩
形パターンは縦横共に／／２に縮小されたことになる。
ここで、−ｇｃｐＵ／がＤＭＡＣツクにパラメータをセ
ットし、起動をかけた後は、ＤＴＲ２’ｌが転送すべき
矩形パターンな自動的に転送し、しかもシステム昏パス
コは使用しないため、ＣＰＵ／かシステム・パスコを用
いて他の動作をしている間Ｋ ＷＭＭ１６又はＦＪ’１
．Ｍに間で高速に矩形パターンな転送させることが可能
である。
ットし、起動をかけた後は、ＤＴＲ２’ｌが転送すべき
矩形パターンな自動的に転送し、しかもシステム昏パス
コは使用しないため、ＣＰＵ／かシステム・パスコを用
いて他の動作をしている間Ｋ ＷＭＭ１６又はＦＪ’１
．Ｍに間で高速に矩形パターンな転送させることが可能
である。
以下、この発明による矩形パターンの’７２Ｊ’？ｓ小
表示の動作例を第７図を用いて説明する。この第７図に
おいて、ｐ、ｔはＤＭＡ／７が扱うことのできる最小単
位のワード（以下セグメントと略す）。
表示の動作例を第７図を用いて説明する。この第７図に
おいて、ｐ、ｔはＤＭＡ／７が扱うことのできる最小単
位のワード（以下セグメントと略す）。
ＩＩ６は矩形パターンの一例として／ＡＸ／６ドツト（
，２×コセグメント）の文字フォント、ダク、ダざはＳ
ＲＡ、７コに読み出された８ＤＡ、弘９．左Ｏは５ＲＢ
ＪＪＫ読み出された８ＤＢ、ｊ／、！２はｌ／コに縮小
されたパターン・データ、５３は縮小された矩形パター
ンの表示例である。
，２×コセグメント）の文字フォント、ダク、ダざはＳ
ＲＡ、７コに読み出された８ＤＡ、弘９．左Ｏは５ＲＢ
ＪＪＫ読み出された８ＤＢ、ｊ／、！２はｌ／コに縮小
されたパターン・データ、５３は縮小された矩形パター
ンの表示例である。
ＤＭＡＣ／７が作動すると、ＤＭＡＣ／７は最初にＳＤ
Ａ として矩形パターン４Ｉ６の先頭であるＳ弘のパタ
ーン・データを読み出し８ＲＡ、７コにセットする。次
にＳＤＢ として５ＤＡ１４Ｉと連続するパターン・デ
ータＳＳを読み出し８ＲＢ、７．７にセットす′る。こ
の様子はＩＩ７，４’９として例示されている通りであ
るが、この連続するコセグメント長のパターン・データ
をｌセグメント長に縮小するためにＤＭＡＣ／りはデー
タ線ダｌによりＥＩＲＡ、？コ、５ＲＢ３３の出力デー
タの奇数ビットのみを５ＥＬｊＩＩに読み出しＤＮＲ，
？ｊにセットする。この時、ＤＮＡＣ！λλの書き込み
用アドレスによりこの／／２に縮小されたパターン・デ
ータ３１を例えばＦＲＭｆｆの所望の場所に書き込むこ
とができる。この例では表示画面上には目的とする矩形
パターン３３の先頭の１行が５６のように表示されてい
る。
Ａ として矩形パターン４Ｉ６の先頭であるＳ弘のパタ
ーン・データを読み出し８ＲＡ、７コにセットする。次
にＳＤＢ として５ＤＡ１４Ｉと連続するパターン・デ
ータＳＳを読み出し８ＲＢ、７．７にセットす′る。こ
の様子はＩＩ７，４’９として例示されている通りであ
るが、この連続するコセグメント長のパターン・データ
をｌセグメント長に縮小するためにＤＭＡＣ／りはデー
タ線ダｌによりＥＩＲＡ、？コ、５ＲＢ３３の出力デー
タの奇数ビットのみを５ＥＬｊＩＩに読み出しＤＮＲ，
？ｊにセットする。この時、ＤＮＡＣ！λλの書き込み
用アドレスによりこの／／２に縮小されたパターン・デ
ータ３１を例えばＦＲＭｆｆの所望の場所に書き込むこ
とができる。この例では表示画面上には目的とする矩形
パターン３３の先頭の１行が５６のように表示されてい
る。
ＤＭＡＣ／７／のアドレス発生順序は、第５図に示した
ようＫ１行おきとしであるため、ＤＭＡＣ７りの次の動
作ステップにおいては、１７，３ｔのパターン・データ
をスキップして、８ＲＡ、７コにＳデ、ＳＲＢ、？、？
に６０のパターン・データを読み出す。
ようＫ１行おきとしであるため、ＤＭＡＣ７りの次の動
作ステップにおいては、１７，３ｔのパターン・データ
をスキップして、８ＲＡ、７コにＳデ、ＳＲＢ、？、？
に６０のパターン・データを読み出す。
この時の／／１縮小縮小データケ２ＲＭｆｆに書き込む
ことにより、画面には５乙に続いて６１のパターンが表
示される。
ことにより、画面には５乙に続いて６１のパターンが表
示される。
以上の動作を１行おきに矩形パターン４Ｉ６全域に渡っ
て行なうことにより１表示画面上には、ノー／（・パタ
ーンに相当する前記矩形パターンダ６を縦横共にｌ／コ
に縮小した矩形パターン５３が表示される。
て行なうことにより１表示画面上には、ノー／（・パタ
ーンに相当する前記矩形パターンダ６を縦横共にｌ／コ
に縮小した矩形パターン５３が表示される。
以上説明したように、この発明によれば、従来のＤＳＰ
Ｃに対してＷＭＭおよびＤＭＡＣ’を付加的に設けただ
けで、予めＣＰＵ側からシステム拳バスを介して所要の
パラメータを前記ＤＭＡＣに設定し、起動をかけた後は
、イメージなどの矩形パターンについ□ての縮小、転送
および表示動作が前記システム・バスを使用することな
く、高速に行われる表示装置が提供されるものである。
Ｃに対してＷＭＭおよびＤＭＡＣ’を付加的に設けただ
けで、予めＣＰＵ側からシステム拳バスを介して所要の
パラメータを前記ＤＭＡＣに設定し、起動をかけた後は
、イメージなどの矩形パターンについ□ての縮小、転送
および表示動作が前記システム・バスを使用することな
く、高速に行われる表示装置が提供されるものである。
第１図は一般的な表示装置の構成を示すブロック図、第
２図は従来の表示装置の表示制御部の構成を示すブロッ
ク図、第３図はこの発明における表示制御部のブロック
図、第弘図は第３図の表示制御部におけるダイレクト・
メモリ・アクセス・コントローラ（ＤＭＡＣ）の内部構
成図、第５図はアドレス・コントローラのアドレス発生
順序を示した図、第６図は第４図のＤＭＡＣにおけるデ
ータ転送部の内部構成図、第７図はこの発明を用いた表
示画面の一例とその途中経過を示す図である。 ｌ・・中央制御□装置（ＣＰＵ）、コ・・システム・バ
ス、６・・表示制御部（ＤＳＰＣ）、？・・表示ユニッ
ト（ＤＳＰＵ）、ｔ＠・フレームΦメモリ（ＦＲＭ）、
９・・ビデオ制御部（ＶＤＣ）、１０・・タイミング信
号発生部（ＴＭＧ）、１６・Φウィンドウのメモリ（Ｗ
λ４Ｍ）、ｌり・・ダイレクト・メモリ争アクセス・コ
ントローラ（ＤＭＡＣ） 、Ｊ ３・・アドレス・コン
トローラ（ＡＤＣ）、ＪＦ・・ｆ−夕転送部（ＤＴＲ）
、３．２ 、ＪＪφ・第１．第２のレジスタ（ＳＲＡ、
５ＲＢ）、３ダＯ・セレクタ（ＳＥＬ）。 ３Ｓ＠拳第３のレジスタ（ＤＮＲ）、３６・・シーケン
サ（８ＱＲ）。 光１図 （ （＾ 幣４図 づ３ 第５図 榊 ｌ 脹 手続補正書（自発） ８８１６ｏ丁３！４１９Ｂ 特許庁長官殿 １、事件の表示 昭和３を年特許願第１０ゾロｓｌ 号 ２、発明の名称 表示装置 ３、補正をする者 代表者片山仁へ部 電 話 （２１６） ５８１１ （代表）（１） 明細
書の特許請求の範囲の欄 ム 補正の内容 特許請求の範囲を別紙の通り補正する。 （別 紙） 特許請求の範囲 （１） システム・バスを介して中央制御装置に接続さ
れている表示制御部によって所定のイメージ・パターン
が画面に表示されるようにした表示装置において、前記
表示制御部には少なくともウィンドウΦメモリ（Ｍ）及
びダイレクト・メモリ令アクセス・コントローラ（ＤＭ
ＡＣ）が含まれ、前記ＤＭＡＣは前記データ・バスに直
結されると共に１前記ＷＭＭを介して前記データ・バス
に接続されていることを特徴とする表示装置。 （２） 前記ＤＭＡＣはアドレス拳コントローラ及びデ
ータ転送部からなることを特徴とする特許請求の範囲第
１項記載の表示装置。 （３）前記ＤＭＡＣは前記中央制御装置から前記データ
・バスを介して必要なパラメータを予め受入れておくこ
とを特徴とする特許請求の範囲第１項記載の表示装置。 （４）前記データ転送部は、所定のパターン・データを
記憶しているメモリから読み出された第１のパターン・
データを保持する第１の手段と、前記第１のパターン・
データ、に連続する第コのパターン・データを保持する
第コの手段と、前記保持されている第１のパターン・デ
ータ及び第２のパターン・データを所定ビットおきにサ
ンプリングする第３の手段と、前記サンプリングされた
パターン・データを前記メモリの所望の位置に書き込む
ために保持する第グの手段とからなることを特徴とする
特許請求の範囲第２項記載の表示装置。 （５）前記ＷＭＭはコボート・メモリであって、前記Ｄ
）ＪＡＣ及びシステム・バスの双方からアクセスできる
ようにされていることを特徴とする特許請求の範囲第１
項記載の表示装置。
２図は従来の表示装置の表示制御部の構成を示すブロッ
ク図、第３図はこの発明における表示制御部のブロック
図、第弘図は第３図の表示制御部におけるダイレクト・
メモリ・アクセス・コントローラ（ＤＭＡＣ）の内部構
成図、第５図はアドレス・コントローラのアドレス発生
順序を示した図、第６図は第４図のＤＭＡＣにおけるデ
ータ転送部の内部構成図、第７図はこの発明を用いた表
示画面の一例とその途中経過を示す図である。 ｌ・・中央制御□装置（ＣＰＵ）、コ・・システム・バ
ス、６・・表示制御部（ＤＳＰＣ）、？・・表示ユニッ
ト（ＤＳＰＵ）、ｔ＠・フレームΦメモリ（ＦＲＭ）、
９・・ビデオ制御部（ＶＤＣ）、１０・・タイミング信
号発生部（ＴＭＧ）、１６・Φウィンドウのメモリ（Ｗ
λ４Ｍ）、ｌり・・ダイレクト・メモリ争アクセス・コ
ントローラ（ＤＭＡＣ） 、Ｊ ３・・アドレス・コン
トローラ（ＡＤＣ）、ＪＦ・・ｆ−夕転送部（ＤＴＲ）
、３．２ 、ＪＪφ・第１．第２のレジスタ（ＳＲＡ、
５ＲＢ）、３ダＯ・セレクタ（ＳＥＬ）。 ３Ｓ＠拳第３のレジスタ（ＤＮＲ）、３６・・シーケン
サ（８ＱＲ）。 光１図 （ （＾ 幣４図 づ３ 第５図 榊 ｌ 脹 手続補正書（自発） ８８１６ｏ丁３！４１９Ｂ 特許庁長官殿 １、事件の表示 昭和３を年特許願第１０ゾロｓｌ 号 ２、発明の名称 表示装置 ３、補正をする者 代表者片山仁へ部 電 話 （２１６） ５８１１ （代表）（１） 明細
書の特許請求の範囲の欄 ム 補正の内容 特許請求の範囲を別紙の通り補正する。 （別 紙） 特許請求の範囲 （１） システム・バスを介して中央制御装置に接続さ
れている表示制御部によって所定のイメージ・パターン
が画面に表示されるようにした表示装置において、前記
表示制御部には少なくともウィンドウΦメモリ（Ｍ）及
びダイレクト・メモリ令アクセス・コントローラ（ＤＭ
ＡＣ）が含まれ、前記ＤＭＡＣは前記データ・バスに直
結されると共に１前記ＷＭＭを介して前記データ・バス
に接続されていることを特徴とする表示装置。 （２） 前記ＤＭＡＣはアドレス拳コントローラ及びデ
ータ転送部からなることを特徴とする特許請求の範囲第
１項記載の表示装置。 （３）前記ＤＭＡＣは前記中央制御装置から前記データ
・バスを介して必要なパラメータを予め受入れておくこ
とを特徴とする特許請求の範囲第１項記載の表示装置。 （４）前記データ転送部は、所定のパターン・データを
記憶しているメモリから読み出された第１のパターン・
データを保持する第１の手段と、前記第１のパターン・
データ、に連続する第コのパターン・データを保持する
第コの手段と、前記保持されている第１のパターン・デ
ータ及び第２のパターン・データを所定ビットおきにサ
ンプリングする第３の手段と、前記サンプリングされた
パターン・データを前記メモリの所望の位置に書き込む
ために保持する第グの手段とからなることを特徴とする
特許請求の範囲第２項記載の表示装置。 （５）前記ＷＭＭはコボート・メモリであって、前記Ｄ
）ＪＡＣ及びシステム・バスの双方からアクセスできる
ようにされていることを特徴とする特許請求の範囲第１
項記載の表示装置。
Claims (1)
- 【特許請求の範囲】 （１） システム・バスを介して中央制御装置に接続さ
れている表示制御部によって所定のイメージ・パターン
が画面に表示されるようにした表示装置において、前記
表示制御部には少なくともウィンドウ・メモリ（ＷＭＭ
）及びダイレクト・メモリ・アクセス・コントローラが
（ＤＭＡＣ）含まれ、前記ＤＭＡＣは前記データ転送部
に直結されると共に。 前記ＷＭＭを介して前記データ・バスに接続されている
ことを特徴とする表示装置。 −）前記ＤＭＡ Ｃはアドレス・コントローラ及ヒデー
タ転送部からなることを特徴とする特許請求の範囲第１
項記載の表示装置。 （３）前記ＤＭＡＣは前記中央制御装置から前記データ
・バスを介して必要なパラメータを予め受入れておくこ
とを特徴とする特許請求の範囲第７項記載の表示装置。 （り）前記データ転送部は、所定のパターン・データを
記憶しているメモリから読み出された第１のパターン・
データを保持する第１の手段と、前記第１のパターン・
データに連続する第コのパターン・データを保持する第
コの手段と、前記保持されている第１のパターン・デー
タ及び第コのパターン・データを所定ビットおきにサン
プリングする第３の手段と、前記サンプリングされたパ
ターン・データを前記メモリの所望の位置に書き込むた
めに保持する第ダの手段とからなることを特徴とする特
許請求の範囲第コ項記載の表示装置。 （ｊ−） 前記ＷＭＭはコボート・メモリであって。 前記ＤＭＡＣ及びシステム・バスの双方からアクセスで
きるようにされていることを特徴とする特許請求の範囲
第１項記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109651A JPS60254187A (ja) | 1984-05-31 | 1984-05-31 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109651A JPS60254187A (ja) | 1984-05-31 | 1984-05-31 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254187A true JPS60254187A (ja) | 1985-12-14 |
Family
ID=14515686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109651A Pending JPS60254187A (ja) | 1984-05-31 | 1984-05-31 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254187A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265292A (ja) * | 1987-04-22 | 1988-11-01 | シャープ株式会社 | 表示装置 |
| JPH02212893A (ja) * | 1988-12-05 | 1990-08-24 | American Teleph & Telegr Co <Att> | 連続イメージの表示装置 |
| WO2007029323A1 (ja) * | 2005-09-08 | 2007-03-15 | Mitsubishi Denki Kabushiki Kaisha | レンダリング表示装置 |
-
1984
- 1984-05-31 JP JP59109651A patent/JPS60254187A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265292A (ja) * | 1987-04-22 | 1988-11-01 | シャープ株式会社 | 表示装置 |
| JPH02212893A (ja) * | 1988-12-05 | 1990-08-24 | American Teleph & Telegr Co <Att> | 連続イメージの表示装置 |
| WO2007029323A1 (ja) * | 2005-09-08 | 2007-03-15 | Mitsubishi Denki Kabushiki Kaisha | レンダリング表示装置 |
| JPWO2007029323A1 (ja) * | 2005-09-08 | 2009-03-12 | 三菱電機株式会社 | レンダリング表示装置 |
| JP4924427B2 (ja) * | 2005-09-08 | 2012-04-25 | 三菱電機株式会社 | レンダリング表示装置 |
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