JPS63108381A

JPS63108381A - ラスタ演算回路

Info

Publication number: JPS63108381A
Application number: JP61254333A
Authority: JP
Inventors: 川又　義雄
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-10-25
Filing date: 1986-10-25
Publication date: 1988-05-13
Anticipated expiration: 2009-12-14
Also published as: US4868553A; JPH06103456B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はラスタ演算回路、さらに詳細には、ビットマツ
プメモリを用いた表示装置や印刷装置などに使用される
。高速描画処理性にすぐれたラスタ演算回路に関するも
のである。

〔従来の技術〕

ワードプロセッサなどに用いられる文字表示装置は、従
来よりコードリフレッシュ方式が多く採用されているが
、グラフの表示や図形表示の要望から、グラフィック表
示が必要となってきている。

しかしながら、ビットマツプリフレッシュ方式は１文字
の表示においても１文字のドツトパターンをビットマツ
プメモリ上に展開しなければならず、従来のコードリフ
レッシュ方式による表示方式と比較して１表示処理速度
が遅いという欠点がある。また、同様のことは、ＬＢＩ
Ｊ（レーザビームプリンタ）によって文字・図形・画像
情報の混在したデータを印刷する場合についても言える
。

なお、ビットマツプメモリに対する文字ドツトパターン
の展開処理を高速に行うための手法としては、日経マグ
ロウヒル社発行の日経エレクトロニクス１９８６年３月
２４日号ｐ２４３〜ｐ２６４論文「ラスタ演算機能を取
り込みシリアル人力機能も付けた２５６に画像用デュア
ル・ボート・メモリ」に紹介されているように論理演算
回路を設け。

書込みデータのビットシフト、さらにはビットマツプメ
モリのデータとビットシフトされた書込みデータとを論
理演算してビットマツプメモリに格納するラスタ演算操
作をハードウェア化することが提案されている。

ここで、文字のドツトパターンを記憶しているＣＧ　−
ＲＯＭからデータを読み出し、ビットマツプメモリで構
成されたフレームバッファにデータを書き込む場合を考
えると、一般に、ＣＧ−ＮＯＮに格納されているデータ
のワード構成の境界とフレームバッファのワード構成の
境界とは一致しない、このため、フレームバッファにデ
ータを書き込むに際しては、書込みデータをフレームバ
ッファのワード境界に合わせるためのビットシフト処理
を行う必要があり、一般に、フレームバッファの１つの
アドレスに書かれるデータのビット幅は、■ワードを構
成するビット幅よりも小さくなる。

例えば、１ワード＝１６ビツトの構成のフレームバッフ
ァに７ビツトシフトした１２ビット幅のソースデータを
書く場合、実際にフレームバッファの１つのアドレスに
書き込まれるデータのビット幅は。

１６ビツトー７ビツト＝９ビツトとなる、前記書込み処理で書き込まれなかったソースデ
ータの残り３ビツトは、隣接する次のアドレスに書込み
処理がなされる。

〔発明が解決しようとする問題点〕

しかして、従来にあっては、書込みデータがフレームバ
ッファのワード境界にまたがるか否かをまずソフトウェ
アにより判定し、書込みデータがワード境界にまたがる
場合、書き残されたデータを隣接する次のアドレスに書
き込む処理をこれまたソフトウェアによって実行するよ
うにしており。

高速描画処理という点では改良の余地があった。

本発明は１以上の点を考慮してなされたものであって、
その目的とするところは、フレームバッファのワード境
界をソフトウェアで認識することなく、データの書込み
をハードウェアで行うことができ、高速描画処理を実現
することのできるラスタ演算回路を提供しようとするも
のである。

〔問題点を解決するための手段〕前記目的は、フレームバッファに対するＣＰＵからの書
込みデータのシフト幅とビット幅とから。

フレームバッファの境界にまたがるデータ書込みが発生
するか否かを判定するハードウェアによる境界判定手段
と、前記ＣＰＵから書込み指示されたフレームバッファ
に対するアドレスを元に、ワ−ド境界方向に隣接する一
次のアドレスをフレームバッファに供給するハードウェ
アによるアドレス発生手段と、前記ＣＰ　Ｕのフレーム
バッファに対する１回の書込み指示にもとづき、前記書
込みデータがワード境界にまたがらない場合には、ｃｐ
ｕから指示されたアドレスにデータをリードモディファ
イライトモードで書込み制御し、他方、前記書込みデー
タがワード境界にまたがる場合には、ＣＰ　［１から指
示されたアドレスにデータをリードモディファイライト
モードで書込み制御した後。

ＣＰＵが指示したアドレスに書き込めなかったビットデ
ータを、前記アドレス発生手段により発行されるワード
境界方向に隣接する次のアドレスにリードモディファイ
ライトモードで書込み制御するハードウェアによるシー
ケンス制御手段とを具備することによって達成される。

〔作用〕

以上の構成において、境界判定手段は、フレームバッフ
ァに対する書込みデータのシフト幅とビット幅とから、
フレームバッファのワード境界にまたがってデータ書込
みが発生するか否かを判定する。

また、アドレス発生手段は、ｃｐｕから書込み指示され
たフレームバッファに対するアドレスを元に、ワード境
界方向に隣接する次のアドレスをフレームバッファに供
給する。

さらに、シーケンス制御手段は、ワード境界にまたがる
データ書込みが発生した場合、前記アドレス発生手段に
よってワード境界方向に隣接する次のアドレスを発生さ
せるとともに、この隣接アドレスに対し、ＣＰ　ｔＪが
指示したアドレスに書き込めなかったデータの再書込み
を行うものであって、本発明によれば、フレームバッフ
ァのワード境界をソフトウェアで認識することなく、デ
ータの書込みをハードウェアで行うことができ、高速゛
描画処理を実現することができる。

〔実施例〕

以下、本発明を、ワードプロセッサに適用した場合を例
にとり１図面にしたがって詳細に説明する。

本発明を適用したワードプロセッサは、第２図のごとく
、一時記憶部および制御部を備えた本体２０と、入力部
であるキーボード２１．印刷部であるプリンタ２２．さ
らには表示部であるＣＲＴモニター２３で構成されてお
り、これら本体２０とプリンタ２２．キーボード２１お
よびＣＲ’ｌ’モニター２３は、第３図のように、それ
ぞれケーブル２０１ないし２０３を通して、制御信号な
いし情報信号の授受を行う、なお、第２図および第３図
において、２４はフレキシブルディスク駆動装置（ＦＬ
）Ｌ））を示している。

本体２０内には、第３図にブロックダイヤグラムで示さ
れている制御回路における破腺内の制御部２５が設置さ
才している。すなわち、この制御部２５は、中央処理装
ｆｉ（ＣＰＵ）からなるホストＣＰＵ２５Ｌ、不揮発性
メモリ（ＲＯＭ）からなり、電源投入時に実行するプロ
グラムを有するブートｈｏＭ２５２．ワードプロセッサ
としての機能を実行するためのプログラムや情報を格納
するための随時読出し・書込み可能なメモリ（ＲＡＭ）
からなるプログラムメモリ２５３．ホストＣＩ’υ２５
１の指令にしたがって画面表示パターンを生成し。

ＣｋＴモニター２３に映像信号を送出するＣ　ＲＴ表示
装置２５４．ホストＣＰ　Ｕ　２５１の指令にしたがっ
てＦＬ）Ｌ）２４を制御するフレキシブルディスク制御
回路（ＦＤＣ）２５５．ホストＣＰＵ２５１の指令にし
たがってプリンタ２２を制御する信号や印字信号をプリ
ンタ２２に送出したり、プリンタ２２の状態信号をプリ
ンタ２２より受けてホストＣＰＵ２５１に送出するプリ
ンタコントローラ２５６、ホストＣＰＵ２５１の指令に
したがってキーボード２１を制御し、キーボード２１か
らの人力信号をホストＣＰＵ２５１へ送出するキー人力
コントローラ２５７、さらには前記ホストＣＰＵ２５１
．ブートＲＯＭ２５２．プログラムメモリ２５３．ＣＲ
’ｌ’表示装置２５４．ＦＤＣ２５５、プリンタコント
ローラ２５６およびキー人力コントローラ２５７を結ぶ
内部配線路ｄにより構成されている。

ここで、　ＦＤＬ）２４は、１ｉ！気式記憶媒体のフレ
キシプルディスクを駆動し、フレキシブルディスクから
の情報の記録と当該フレキシブルディスクからの情報の
読出しとを行う０本体２０の略前面には、第２図に示す
ように、一時記憶部に係るＦＬ）Ｄ２４の開口部が設け
られている。

次に、前記したワードプロセッサの全体的動作を、第２
図および第３図を参照しつつ、第４図にもとづいて説明
する。

第２図に示す本装置に電源が投入されると１本装置は、
ブートＲＯＭ２５２のプログラムにしたがって、）／Ｄ
υ２４にセットされたフレキシブルディスクに格納され
ている第４図のごときフローを持つプログラムをプログ
ラムメモリ２５３内に移行せしめ、しかるのち、プログ
ラムメモリ２５３に移行したプログラムにしたがって、
ワードプロセッサとしての動作を始める。同時に、後述
するＣ　Ｒ’ｌ’表示回路２５４の制御を行うＣＰＵＩ
ＩＩがＣＲ’ｌ’表示動作をするためのプログラムも。

ＰＬ）Ｄ２４に格納されているフレキシブルディスクか
ら、後述するメモリ１２２に移送される。′なお、第４
図におけるデータ処理フローにおいて、処理ステップ４
０１では、ワードプロセッサとしての処理開始メツセー
ジと実行可能な処理作業メニューとをＣＲ’ｌ’モニタ
ー２３に表示し、処理ステップ４０２では、操作者によ
るキーボード操作で指定される作業メニュー選択入力を
読み込む、処理ステップ４０３では、指定された作業が
入力処理作業か否かを判定し、処理ステップ４０４では
、指定された作業が編集処理作業か否かを判定し、処理
ステップ４０５では、印刷処理作業か否かを判定し、処
理ステップ４０６では、補助機能処理作業か否かを判定
し、それぞれの処理ステップから該当する処理作業４０
７〜４１０に分岐し、何れでもない場合は、処理ステッ
プ４０１に戻る。なお、第４図において、補助機能とは
、フレキシブルディスク内の文書データを他のフレキシ
ブルディスクにコピーするような機能を集約した機能の
総称である。

作業メニュー選択入力によって入力処理４０７が選択さ
れると、ホストＣＰＵ２５１は、第５図のごときデータ
処理フローを持った人力処理プログラムを実行する０人
力処理中の文書データは。

プログラムメモリ２５３内の第５図のごとき人力データ
処理を実行するためのプログラムにしたがって、ＣＲ１
表示回路２５４に信号線ａを介してコマンドやデータと
して送られ、ＣＲ’ｌ’表示回路２５４は１画像パター
ンを作成してそれを映伽信号に変換してＣＲＴモニター
２３に与え、ＣＲＴモニター２３の管面に画像を表示す
る。前記文書データへのデータの人力に伴う処理の指令
は、キーボード２１より入力されたデータや機能指示に
したがって行われる。

第５図におけるデータ処理フローにおいて、処理ステッ
プ５０１は１人力文書の書式設定事項をＣＲ’ｌ’モニ
ター２３に表示し、処理ステップ５０２では、操作者に
よってキーボードから人力される設定人力を読み取る。

処理ステップ５０３では。

前記設定にしたがった人力画面を表示する。処理ステッ
プ５０４では、キーボード２１からのデータ人力を読み
取り、処理ステップ５０５でこれを表示する。処理ステ
ップ５０６では、データ人力作業終了の人力があったか
否かを判定し、未終了であれば、処理ステップ５０４に
戻り、終Ｙであれば、処理ステップ５０７に進み、終了
処理を実行して、第４１ｊｉｌのデータ処理フローに戻
る。なお。

処理ステップ５０７に示す終了処理とは、入力されたデ
ータをフレキシブルディスクに書き込み。

一時記憶するような処理を指す。

ＣＲ’ｒ表示装ｗ２５４に対して文字表示のみを行わし
める場合にあっては、プログラムメモリ２５３に格納さ
れているプログラムの指示により、ホストＣＰＵ２５１
がＣＲＴ表示装置２５４に対して与えるデータの単位は
□、画面における１行分の表示に当るデータである。す
なわち、ホストＣＰ　Ｕ　２５１は、キーボード２１か
ら人力される１文字毎の文字人力に応じて１行末に新規
表示文字を追加した１行分のデータを、信号線ａを通じ
てＣＲ’１’表示装置２５４に送る。

操作者は、逐次１文字ずつ人力するものであるが、ホス
トＣＩＪ　Ｕ　２５１およびＣＲＴ表示装置２５４は、
１行分のデータの表示処理を行わねばならないので、ホ
ストＣＰＵ２５１内での入力の処理、さらにＣＲＴ表示
装置２５４内での画面への描画処理は、操作者に対して
瞬時に行わねばならない。

以後、データ人力の終Ｉの指示があるまでこの動作をく
り返すことにより、人力されたデータがＣＲＴモニター
２３に表示される。

データ人力終了の指示がキーボード２１より入力される
と、ホストＣＰＵ２５１がこれを検知し。

終了処理を実行して、第５図のフローのごとく人力処理
を終了し、第４図のフローのごとく次の処理に備える。

なお、第５図に処理ステップ５０７として示す終了処理
とは、既述のごとく１人力されたデータをフレキシブル
ディスクに書き込み。

一時記憶しておくような処理を指す。

第４図の編集場理４０８にあっては、キーボード２１か
ら人力される機能キー人力にしたがって。

画面表示データの書換えが行われる。他の処理にあって
も１作業の指示、経過などについて、ＣＨτモニター２
３に表示される。

次に１本発明の一実施例に係るＣ　ＲＴ表示装置２５４
について説明する。

第１図は本発明に係るラスタ演算回路を組み込んだＣＲ
’ｌ’表示装置１ｉ２５４のブロックダイヤグラムを示
している。　。

第１図に示すＣＲ’１’表示装ｗ２５４は、装置全体の
制御を司るＣＰＵ１ｌｌ　（例えば、インテル社の８０
８６や８０８８などが好適である。）、ＣＩ）Ｕｌｌｌ
に必要なりロックなどの信号を供給するクロックジェネ
レータ１１２．フレームバッファ１１８の内容を順次読
み出すアドレス信号を作り出し、またＣ　Ｒ’Ｉ’モニ
ター２３を制御する同期信号を発生するＣＲＴコントロ
ーラ１１３．フレームバッファ１１６からのパラレルの
データを直列の映像信号に変換するシフトレジスタ、　
ＣＲＴコントローラ１１３からの同期信号をＣＭ　’ｌ
’モニター２３に供給するドライバなどからなる周辺制
御回路１１４．映像信号と同期信号とを受けて画面表示
を行うＣＲ’ｌ’モニター２３．ＣＰＵ１ｉｌからのア
クセス信号とＣＫＴコントローラ１１３からのアクセス
信号とを時分割で制御してフレームバッファ１１６に与
えることにより、メモリからのデータを各々に送り出す
時分割制御回路１１５゜画面の画像ビットの１ビツト対
応にビットマツプとして記憶素子が存在する１２８キロ
バイト（６４キロビツト×１６ビツトワード）のダイナ
ミックＲＡＭから構成されているフレームバッファ１１
６．ＣＲ’ｌ’表示装置２５４の上位にあたる第３図に
示すホストＣＰＵ２５１や外部からの事象に応じてＣＰ
Ｕ　１１１に割込み信号を与え、プログラムを分岐させ
る割込コントローラ１１７゜シフト読出しや書込制御ビ
ットなどの制御情報を保持する制御レジスタ１１８．メ
モリ１２１と後述するキャラクタジェネレータ（ＣＧ）
１２２に対するＣＰＵ１１１からのアクセス信号と第３
図のホストＣＰＵ２５１からのアクセス信号とを多重制
御する衝突防止制御回路１１９．メモリ１２１への多重
化アドレス信号の生成とリフレッシュ動作とを制御する
Ｌ）ＲＡＭコントローラ１２０．ダイナミックに記憶を
保持するダイナミックＲＡＭ１２１（ＤＲＡＭ）、さら
には漢字、かな、英数文字な。

どをドツトマトリックスパターンで記憶するＲＯＭから
なるＣＧ１２２．ＣＰＵＩＩＩと時分割制御回路１１５
との間に位置するラスタ演算回路ＡＬ２３．ラスタ演算
回路Ｂ１２４から構成されている。

第３図のホストＣＰＵ２５１とＣＭ　’ｌ’表示装置２
５４とは、既述のごとく、データ信号線ａで結ばれてお
り、ＣＭ　’１’表示回路のＣＰＵ１１１゜ＣＲＴコン
トローラ１１３２時分割制御回路１１５゜割込コントロ
ーラ１１７．制御レジスタ１１８゜衝突防止制御回路１
１９を相互に結んでいるのがＣＰＵバスｂであり、さら
にメモリバスＣは、信号Ｉ１１＆ａとバスｂとのアクセ
ス信号を多重化してＬ）ＲＡＭ：Ｉ：／トローラ１２０
とＣＧ１２２とに与える。

第６図は第１図におけるＣＰＵ１ｌｌからフレームバッ
ファ１１６に至るデータの流れを説明する図であり１時
分割制御回路１１５や周辺制御回路１１４からのデータ
バスやアドレスバスなとは省略しである。ラスタ演算回
路Ａ１２３は、フレームバッファ１１６のデータをラッ
チするデスティネーションレジスタ６０５．パスバッフ
ァ６１５゜データセレクタを用いたバレルシフト回路６
０３゜論理演算回路６０２．論理演算回路６０２で行う
演算の種類を指定する演算コードレジスタ６０５゜デス
ティネーションレジスタ６０５の出力データと論理演算
回路６０２の出力データとをビット単位で合成するビッ
ト選択回路６０４．ＣＰＵＩＩＩから与えられたデータ
に対するシフト幅を指示するシフト幅レジスタ６０６．
書込みを行うデータの幅を指示するライト幅しジスタ６
０７．シフト幅レジスタ６０６とライト幅レジスタ６０
７との値からビット選択回路６０４に合成するデータの
ビット位置を指示するビット位置決定回路６０８からな
る。なお、シフト幅レジスタ６０６．ライ１−幅レジス
タロ０７．演算コードレジスタ６０５には、ＣＰＵＩＩ
Ｉからデータバスを通して制御情報があらかじめ書き込
まれるが、前記各レジスタに制御情報を転送する経路お
よび書込み制御信号の経路については図示を省略しであ
る。

６１０は（：ＰＵ　１１１からのデータバス、６０９は
フレームバッファ１１６からのデータバスである。バッ
ファ制御信号６１４および出力制御信号６１６は、それ
ぞれバッファ６１５．ビット選択回路６０４の出力を許
Ｒ１するか禁止（３ステート状態に）するかを制御する
信号である。フレームバッファ１１６からデータを読み
出す場合、これらの制御信号によってビット選択回路６
０４の出力は禁止され、さらにデータの読出し先がＣＰ
Ｕ１１１の場合は、バッファ６１５の出力が許可され、
フレームバッファ１１６にデータを書き込む場合には、
ビット選択回路６０４の出力が許可される。ラッチ信号
６１１は、データバス６０９上のデータをラッチするた
めの信号であり、ハイレベルからローレベルへの立トリ
でデータのラッチを行う、＃を界判定信号６１２は、Ｃ
ＰＵＩＩＩからフレームバッファ１１６に対して書込み
指示した書込みデータがフレームバッファ１１６のワー
ド境界にまたがるか否かを判定する信号である。ライト
領域指示信号６１３は、ビット位置決定回路６０８の決
定条件を変化させる信号（詳細は後述）である。

第７図は第１図におけるＣＰＵ　１１１からフレームバ
ッファ１１６に至るアドレス信号と制御信号との流れを
説明する図であり、第６図と同様に。

時分割制御回路１１５や周辺制御回路１１４からのデー
タバスやアドレスバスなとは省略しである。

ラスタ演算回路Ｂ１２４は、フレームバッファ１１６の
任意のアドレスとそのアドレスからワード境界方向に隣
接する次のアドレスとのアドレス値の差を記憶するオフ
セットレジスタ７０１゜ＣＰ　Ｕ　ｉ　ｌ　ｌからデー
タ書込みが指示されたフレームバッファ１１６に対する
アドレスとオフセットレジスタ７０１に記憶されている
アドレスとを加算して、書込みが指示されたアドレスに
隣接する次のアドレスを発生するための加算器７０２゜
選択信号７１１の指示によってＣＰＵ　１１１から指示
されたアドレスもしくは加算！ｌｌ７０２から出力され
たアドレスのいずれかを選択してフレームバッファ１１
６に供給するアドレス選択回路１０５゜ラスタ演算回路
Ａ１２３およびラスタ演算回路８１２４の動作を制御す
るシーケンス制御回路７０４からなる（なお、シーケン
ス制御回路７０４の構成については後述する）。

オフセットレジスタ７０１に、は、ＣＰＵＩＩＩからデ
ータバスを通してオフセットとなるアドレスがあらかじ
め書き込まれるが、このレジスタに情報を転送する経路
および制御信号については図示を省略しである。

メモリリード信号７０９．メモリライト信号７１０は、
それぞれＣＰＵ１１１とその周辺回路（図示省略）とか
ら作られるフレームバッファ１１７に対するデータ読出
し指示信号およびデータ書込み指示信号である。サイク
ル終了信号７１２は、ＣＰＵ　１１１に対してデータの
書込みサイクルが終了したことを通知する信号である。

リード゛信号７０７．ライト信号７０８は、それぞれシ
ーケンス制御回路７０４がフレームバッファ１１６に発
行するデータ読出し指示信号およびデータ書込み指示信
号である。７０６はＣＰＵ１ｌｌからのアドレスバス、
７０５はアドレス選択回路７０３からフレームバッファ
１１６へのアドレスバスである。

第９図は第１図のＣＧ１２２部分におけるデータの格納
フォーマットを示す図であり、１２ドツト（横）×２４
ドツト（縦）のサイズの半角文字“Ｅ″の場合を例示し
ている。

第９図において１文字のドツトパターンは、１ワード＝
１６ドツト（横）×２４ドツト（縦）の１文字当りのメ
モリエリアに左づめで格納されている。ワード内のビッ
ト構成は、左側がＬＳＢ。

右側がＭＳＢである。メモリのアドレスは、上から下へ
順に付けられており、以後の説明を簡略化するため、第
９図においては、バイト単位でなく。

ワード単位にアドレス付けされている。

第１０図はフレームバッファ１１６のデータ格納フォー
マットおよび第９図の半角文字“Ｅ”をフレームバッフ
ァ１１８の２０００２Ｈ番地以降にワーノド境界から７
ビツトシフトさせて展開した状態を示す図である。なお
、第１０図においても、第９図との場合と同様の理由に
より、ワード単位にアドレス付けがなされている。

フレームバッファ１１６のアドレスの順序は。

上から下へ縦方向に連続となるため、ラード境界方向（
横方向）において、任意のアドレスに対してそのひとつ
右隣りのアドレスは、フレームバッファ１１６の縦方向
の長さに相当するアドレス値〔第１０図の例では、４０
０Ｈ（Ｈは１６進数を示す記号）〕だけ離れたアドレス
となる。

第１１図は第６図のラスタ演算回路Ａ１２３におけるデ
ータの流れを説明する図であり、第１１図に記号（Ａ）
〜（Ｅ）で示すデータは、第６図に符号Ａ−Ｅで示すパ
スライン上のデータに対応する。

第１２図はＣＩＪυ１１１がフレームバッファ１１６に
対してデータの書込みを指示した場合（メモリライト信
号７１０によるデータの書込みを指示した場合）に、第
７図のシーケンス制御回路７０４が司るリードモディフ
ァイライトモードによるデータ書込みシーケンスを示す
図である。

ここで、前記した第６図〜第７図ならびに第９図〜第１
２図を用いて、第９図に示す文字“Ｅ”のドツトパター
ンを第１０図に示すようにフレームバッファ１１６に展
開する場合のシステムの動作を説明する。

文字“Ｅ”のドツトパターンを展開するには、ＣＧ↓２
２に格納されている文字“Ｅ”のドツトパターンを、ｃ
ｐｕｉｉ工が１００ＯＯＨ番地から順に１ワード続出し
して、それに対応するフレームバッファ１１６の２００
０２Ｈ番地以降のアドレスに書き込むという動作を１文
字分（第９図の例では２４回）繰り返すことで実現でき
る。ＣＧ１２２からフレームバッファ１１６に文字のド
ツトパターンを展開する場合において１文字の重ね書き
を行うことを考えると、ＣＰＵ１１１がフレームバッフ
ァ１１６に書き込むデータとフレームバッファ１１６に
既に格納されているデータとを一度論理演算（ＯＲ演算
）してから書き込む必要があり。

この論理演算を実行するのが第６図における論理演算ｌ
＠路６０２である。

しかして、本例のように、ＣＰＵＩＩＩからの書込みデ
ータがフレームバッファ１１６のワード境界にまたがる
場合、前記フレームバッファ１１６に対するデータの書
込みは、２回のサイクルに分けて行う必要がある。すな
わち、第９図のＣＧ１２２部分における１００ＯＯＨ番
地のデータを第１０図に示すごとく、フレームバッファ
１１６の２０００２８番地に書き込む場合を例にとれば
、データの書込み幅ＷＮは１２ビツト、データのシフト
幅Ｌ）Ｎは７ビツトであり、フレームバッファ１１６の
１ワードのビット幅ＢＮは１６ビツトであるから。

１２ビツト＋７ビツトー１６ビツト；３ビツト分のデー
タは２０００２Ｈ番地には書き込めず、ワード境界方向
（横方向）に隣接する２０４０２８番地に書き込まなけ
ればならない、この場合、２ＱＯＯ２Ｈｔｒ地に書き込
まれるデータビット数は。

１６ビツトー７ビツト＝９ビツトである。

（、：）’［１１１１から７レームバツフア１１６に書
込み指示されるデータがワード境界にまたがるかどうか
の判定式は、８Ｎ−１３Ｎ＜ＷＮ　　　　　　　　　・・・〔式１〕
であり、〔式１〕が不成立の場合、ワード境界にまたが
るデータ書込みは発生せず、〔式１〕が成立する場合、
ワード境界にまたがるデータ書込が発生する。なお、こ
の判定は、第６図のビット位置決定回路６０８が行う。

第６図、第７図の各種レジスタには、フレームバッファ
１１６に対して文字のドツトデータの展開を行う以前に
、ＣＰＬＩＩＩＩからあらかじめ必要な情報が書き込ま
れる。すなわち、シフト幅レジスタ６０６にはシフト幅
Ｌ）Ｎ　（本例では７ビツト）が、ライト幅レジスタ６
０７には、フレームバッファ１１６に書き込むべきソー
スデータのビット幅ＷＮ　（本例では１２ビツト）が、
演算コードレジスタ６０５には、論理演算の種類を指示
するコードデータが、オフセットレジスタ７０１には、
フレームバッファ１１６のワード境界方向に隣接するア
ドレス間のアドレス値の差が、それぞれＣ）’Ｕｌ　１
１によってあらかじめ書き込まれる。

第１１図において、（Ａ）は文字“Ｅ”の先頭番地（１
００ＯＯＨ番地）からＣＰＵ１１１が読み出したデータ
である。データ（Ａ）のうち、ａｌがフレームバッファ
１１６に書き込むべきドツトデータであり、ａ２は書込
みに関係しないドツトデータである０次に、ＣＩ’Ｕｌ
ｉ１がこのデータをフレームバッファ１１６の２０００
２Ｈ番地に書込み動作を行うと、アドレスバス７０６に
は２０００２Ｈ，データバス６１０にはデータ（Ａ）が
セットされ、メモリライト信号７１０がオンとなる。こ
のメモリライト信号７１０を受けて、シーケンス制御回
路７０４は、第１２図に示す４つのステップを実行する
。

まず、ステップ１として、選択信号７１１によって第７
図のアドレスバス７０５にに側のアドレス（つまり、に
ＰＬ）　１１１のアドレスバス７０６の値）が出力され
るように制御すると同時に、リード信号７０７をオンに
して、フレームバッファ１１６に対してデータの読出し
を指示する。フレームバッファ１１６の２０００２Ｈ番
地から読み出されたデスティネーションデータ〔第１１
図の（Ｃ）〕は、第６図のデータバス６０９を通して、
デスティネーションレジスタ６０１に対し、ステップ１
の終りにラッチされるよう、ラッチ信号６１１が制御さ
れる。また、フレームバッファ１１６からデータを読出
し処理している一方で、データバス６１０にＣＰＵ１１
１から出力されたデータＡは。

７シフト回路６０３で７ビツト幅シフトされ〔第Ｌｌｌ
ｉｉｆｆの（Ｂ））　、次に論理演算回路６０２により
データＣと論理演算される〔第１１図の（Ｄ））。

第１１図のデータ（Ｂ）のうち、ｂｌが２０００２８＃
地に書き込むべきデータに対応し、ｂ２がワード境界方
向に隣接した２０４０２Ｈ番地に書き込むべきデータに
対応する。データ（Ｌ））のうち、最終的に２０００２
）１番地に書き込むべきデータは、ｄｌの９ビツトであ
り、残り７ビツトは、　２０Ｏ０２Ｈ番地に最初に格納
されていたデータ（Ｃ）の０１を再書き込みする必要が
あるので、データ（Ｃ）とデータ（Ｌ））　とから、デ
ータ（Ｅ）を第６図のビット選択回路６０４で合成して
、２０００２Ｈ番地に書き込まなければならない、この
ビット合成を指示するのがビット位置決定回路６０８で
ある。ビット位置決定回路６０８は、〔式１〕によって
データの書込みがワード境界にまたがるか否かを判定し
、データの書込みがワード境界にまたがらない場合は、
シフト幅ＤＮ分だけシフトした書込みデータ幅Ｌ）Ｎに
対応するビットのみを書き替えて、このデータをデータ
バス６０９に出力するよう、ビット選択回路６０４に指
示する。データバス６０９に出力されたデータは、シー
ケンス制御回路７０４から出力されるライト信号７０８
によって２０００２Ｈ番地に書き込まれる。ここで、デ
ータの書込みが終！した時点でサイクル終了信号７５３
がオンとなり、ＣＰＵ１１１に対して書込みサイクルの
終了が通知される（ステップ２）、その場合。

ＣＰＵＩＩＩからフレームバッファ１１６へのデータ書
込みサイクルは、第１２図のステップ１およびステップ
２の２つのステップで終了する。なお本例は、既述のご
とく、ワード境界にまたがる場合のデータ書込みに関す
るものであるが、その場合、ステップ２において、ビッ
ト位置決定回路６０８は。

ＢＮ−Ｌ）Ｎ＝１６ビツトー７ビツト＝９ビットを計算
し、これに対応する部分〔第１１図のデータ（Ｌ））の
ｄｉ）のみを書き替えるよう、ビット選択回路６０４に
指示し、先の場合と同様、ライト信号７０８によって２
０００２Ｈ番地にデータが書き込まれる。そして、ワー
ド境界にまたがるデータ書込みがあった場合には、その
判定結果がビット位置決定回路６０８からシーケンス制
御回路７０４に対し、境界判定信号６１２によって通知
され、ステップ３およびステップ４がシーケンス制御回
路７０４により実行される。ステップ２よりステップ３
およびステップ４に移行するにあたり１選択信号７１１
とライト領域指示信号６１３とをシーケンス制御回路７
０４は炭化させる１選択信号７１１については、アドレ
スバス７０５にＬ側（加算器−７０２の出力側）が出力
れるように制御され、その時のアドレスバス７０５には
、ＣＰＵ１１１からフレームバッファ１１６に対するデ
ータ書込みを指示した２０００２Ｈ番地の右隣りの２０
４０２Ｈ番地が指示される。ライト領域信号６１３は、
２０４０２Ｈ番地に書き込まれるべきデータ〔第１１図
のデータ（Ｂ）のｂ２位置のデータ〕が書き替るよう、
第６図のビット位置決定回路６０８を指示する。すなわ
ち、書替えを行うビットとして。

ＷＮ＋Ｌ）Ｎ−ＨＮ＝１２ビット＋７ビツトー１６ビツト＝３ビットを指示
するよう、ビット位置決定回路６０８を指示する。ステ
ップ３では、ステップ１と同様に。

フレームバッファ１１６のデータをデステイネーンヨン
レジスタ６０１にラッチするが、ラッチされるデータは
今度は２０４０２８番地のデータとなる（第１１図のデ
ータ（Ｃ’　））、そのため、第７図の論理演算回路６
０２の出力は、第１１図のデータ（Ｄ′）で示されたも
のとなる。フレームバッファ１１６に書き込まれる最終
データは、第７図のビット選択回路６０４で合成され、
第１１図のデータ（Ｅ′）に示すように、３ビツトのｄ
２が書き替ったデータとなる。この最終データは。

ステップ４において、２０４０２Ｈ番地に書き込まれ、
ＣＰＵ１１１に対しては、サイクル終了信号７５３によ
って書込みサイクルの終了が通知される。なお１文字“
Ｅ”のドツトパターンの他のアドレスに号ｉても、前記
と同様のシーケンスにより。

ＣＧ１２２からフレームバッファ１１６に対して所定の
ドツトパターンを展開することができることは勿論であ
る。

第８図は第７図に示すシーケンス制御回路７０４の構成
例を示すブロック図である。

第８図において、７５０は第１２図のステップ１からス
テップ４までのうち、いずれのモードに該当するかを指
示するモードカウンタである。

’７５１，７５２は、ＣＰＵ１１１からの書込みデータ
をフレームバッファ１１６にリードモディファイライト
動作で書き込むための制御信号を発生する一路である。

７５３はデータの書込みサイクルが終了したことをＣＰ
Ｕ１１１に通知するためのサイクル終了信号７１２を発
生する回路である。

７５４はライト領域指示信号６１３および選択信号７１
１を発生させるフリップフロップであり。

フリップフロップ７５４は、ＧＫ人力の立上りエツジで
Ｑ出力がローレベルからへイレペルに変化する。７５５
はＡＮＤ、７５６はＯＲ，７５７はＮ　Ｏ’ｌ’である
。なお、第８図においては１本発明に関連する回路ブロ
ックのみ、すなわちＣＰＵ　１１１からフレームバッフ
ァ１１６へのメモリライトに関係する回路ブロックのみ
を図示しており、メモリリードに関係する回路ブロック
については図示を省略しである。

第８図において、メモリライト信号７１０がオフの状態
では、モードカウンタ７５０およびフリップフロップ７
５４がリセットされている０次に。

第１２ｒｊＡのタイミングチャートに示すように、メモ
リライト信号７１０がオンになると、モードカウンタ７
５０が作動し、ステップ１を示す信号が出力される。こ
の信号により、リードタイミング発生回路７５１が作動
し、リード信号７０７およびラッチ信号６１１がアクテ
ィブとなる。そして。

ステップ２のタイミングになると、モードカウンタ７５
０よりステップ２を示す信号が出力され。

今度はライトタイミング発生回路７５２により。

ライト信号７０８および出力制御信号６１６がア１″ クチイブとなる。ここで、ＣＰＵ１１１からフレームバ
ッファ１１６に書込み指示したデータがフレームバッフ
ァ１１６のワード境界にまたがらない場合は、第６図の
ピット位置決定回路６０８から出力される境界判定信号
６１２がオフ（ローレベル）となっているので、第８図
のサイクル終了信号発生回路７５３がステップ２におい
て作動し。

にＰＬＩ　１１１に対し、サイクル終了信号７１２によ
り、データの書込みサイクルが終了したことを通知して
書込みサイクルを終了させる。第１２図に示すタイミン
グチャートは、書込み指示したデータがワード境界にま
たがる場合〔境界判定信号６１２がオン（ハイレベル）
の場合〕を示し、この場合、ステップ２において、サイ
クル終了信号７１２はアクティブとならず、モードカウ
ンタ７５０がステップ３に進む、・モードカウンタ７５
０がステップ３に移行した段階で、フリップフロップ７
５４がセットされ、ライト領域指示信号６１３および選
択信号７１１が変化して、ステップ２で書き残したデー
タを再書込みするために、隣接アドレスの発生とデータ
のビット位置の変更とを各回路に指示する。ステップ３
およびステップ４においては、ステップ１およびステッ
プ２と同様に、リード信号７０７．ラッチ信号６１１．
ライト信号７０８．出力制御信号６１６が変化する。そ
して、ステップ４の終りでサイクル終ｒ信号７１２が発
生し、書込みサイクルが終了する。

なお、図示実施例においては、シーケンス制御回路７０
４として第８図に示す回路構成を例示したが、シーケン
ス制御回路７０４の具体的回路構成は、第８図に例示し
たちの以外に、第１２図に示すタイミングチャートのシ
ーケンスを実現できる回路構成であればよい。

第１３図（ａ）は従来用いられているラスタ演算回路に
よる文字ドツトパターンの展開処理フロー、また第１３
図（ｂ）は本実施例に係るラスタ演算回路による文字ド
ツトパターンの展開処理フローであり、第１３図（ａ）
と第１３図（ｂ）との比較から１本発明を採用した場合
のソフー処理が従来よりも大幅に簡略化されていること
が判る。

〔発明の効果〕

本発明は以上のごときであり、図示実施例の説明からも
明らかなように、本発明によれば、フレームバッファの
ワード境界をソフトウェアで認識することなく、データ
の書込みをハードウェアで行うことができ、高速描画処
理を実現することのできるラスタ演算回路を得ることが
できる。

【図面の簡単な説明】

第１図は本発明に係るラスタ演算回路を組み込んだＣＲ
’１’表示装置のブロック図、第２図はワードプロセッ
サの外観図、第３図はワードプロセッサの内部構成を示
すブロック図、第４図はワードプロセッサの全体的なフ
ローチャート、第５図はワードプロセッサの人力処理フ
ローチャート、第６図は第１図に符号１２３で示すラス
タ演算回路Ａのブロック図、第７図は同じく第１図に符
号１２４で示すラスタ演算回路Ｂのブロック図、第８図
は第７図に符号７０４で示すシーケンス制御回路のブロ
ック図、第９図は第１図に符号１２２で示すＣＧのデー
タ構成図、第１０図は第１図および第６図に符号１１６
で示すフレームバッファのデータ構成図、第１１図は第
６図に符号６０２で示すラスタ演算処理回路の演算処理
説明図、第１２図は第１１図に示すラスタ演算回路のタ
イミングチャート、第１３図（ａ）は従来用いられてい
るラスタ演算回路による演算処理フローチャート、第１
３図（ｂ）は本実施例に係るラスタ演算回路による演算
処理フローチャートである。１１１・・・ＣＰＵ、１１６・・・フレームバッファ。１２３・・・ラスタ演算回路Ａ、１２４・・・ラスタ演
算回路Ｂ、６０８・・・ビット位置決定回路、７０１・
・・オフセットレジスタ、７０２・・・加算器、７０３
・・・アドレス選択回路、７０４・・・シーケンス制御
回路。ｚ１６３ｔｅｌ　−−−ＣＦ’　ｔＪｔ２４−−−　ラス５１ｆｌｌｆｌＫｅ第３図名４回茶５回第９　回名！１　　図

Claims

【特許請求の範囲】

１、データ転送を行うＣＰＵと、データを記憶するビッ
トマップメモリから構成されるフレームバッファと、前
記ＣＰＵによるフレームバッファへのデータ書込みサイ
クルの前半でフレームバッファのデータを読み出し、デ
ータ書込みサイクルの後半でフレームバッファにこのデ
ータを書き込むリードモディファイライト制御手段と、
前記ＣＰＵとフレームバッファとのデータ転送経路中に
位置して、ＣＰＵからのデータをビット単位でシフトす
るデータセレクタ形のビットシフト手段と、前記ＣＰＵ
からのシフト幅を指定する手段と、前記ＣＰＵからの書
込みデータのビット幅を指定する手段と、前記シフトさ
れたデータとフレームバッファからの読出しデータとを
論理演算し、指定されたビットだけを前記読出しデータ
から論理演算された結果のデータに変換するビット変換
手段と、これらを制御する制御信号発生手段とを有する
ラスタ演算回路において、前記フレームバッファに対す
るＣＰＵからの書込みデータのシフト幅とビット幅とか
ら、フレームバッファの境界にまたがるデータ書込みが
発生するか否かを判定するハードウェアによる境界判定
手段と、前記ＣＰＵから書込み指示されたフレームバッ
ファに対するアドレスを元に、ワード境界方向に隣接す
る次のアドレスをフレームバッファに供給するハードウ
ェアによるアドレス発生手段と、前記ＣＰＵのフレーム
バッファに対する１回の書込み指示にもとづき、前記書
込みデータがワード境界にまたがらない場合には、ＣＰ
Ｕから指示されたアドレスにデータをリードモディファ
イライトモードで書込み制御し、他方、前記書込みデー
タがワード境界にまたがる場合には、ＣＰＵから指示さ
れたアドレスにデータをリードモディファイライトモー
ドで書込み制御した後、ＣＰＵが指示したアドレスに書
き込めなかったビットデータを、前記アドレス発生手段
により発行されるワード境界方向に隣接する次のアドレ
スにリードモディファイライトモードで書込み制御する
ハードウェアによるシーケンス制御手段とを具備してな
ることを特徴とするラスタ演算回路。