JPS60254261A - 誤り訂正機能を有する半導体記憶装置 - Google Patents
誤り訂正機能を有する半導体記憶装置Info
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- JPS60254261A JPS60254261A JP60081064A JP8106485A JPS60254261A JP S60254261 A JPS60254261 A JP S60254261A JP 60081064 A JP60081064 A JP 60081064A JP 8106485 A JP8106485 A JP 8106485A JP S60254261 A JPS60254261 A JP S60254261A
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、２次元パリティ方式による誤り訂正機能を有
する半導体記憶装置に関するものである。
する半導体記憶装置に関するものである。
従来技術と問題点
グイナミソク型メモリの大容量化は各セルのＭｆｆｔ電
荷を減少させることになるのでα線によるソフトエラー
が生じ易くなる。メモリから読み出されたデータの奇数
ビットエラーはパリティチェックにより判定できるが、
一般にパリティチェックではエラーがあることは分るが
、どれがエラーかは分らず、従ってエラー訂正はできな
い。そこでパリティチェックでもエラービットの訂正を
可能とするために、第３図のメモリ構成が提案されてい
る。同図においてＭＣＡは多数のグイナミソク型メモリ
セルＭＣをマトリクス状に配列したメモリセルアレイで
、横方向には（ｋＸｍ）本のビット線ＢＬが、また縦方
向にはｎ本のワード線ＷＬが設けられる。アドレス信号
が入力して図示しないワードデコーダが動作し、１本の
ワード線ＷＬが選択されると該ワード線に接続された（
ｋＸｍ）ビットのセルＭＣからデータが読み出され、マ
ルチプレクサＭＰＸでそのうちの１ビ・ノドだけが選択
される。ＤＳＧはこの選１尺を行うデータセレクトゲー
トで、図示せぬカラムデコーダの出力で制御される。Ｄ
ＢＵＳはデータバスである。
荷を減少させることになるのでα線によるソフトエラー
が生じ易くなる。メモリから読み出されたデータの奇数
ビットエラーはパリティチェックにより判定できるが、
一般にパリティチェックではエラーがあることは分るが
、どれがエラーかは分らず、従ってエラー訂正はできな
い。そこでパリティチェックでもエラービットの訂正を
可能とするために、第３図のメモリ構成が提案されてい
る。同図においてＭＣＡは多数のグイナミソク型メモリ
セルＭＣをマトリクス状に配列したメモリセルアレイで
、横方向には（ｋＸｍ）本のビット線ＢＬが、また縦方
向にはｎ本のワード線ＷＬが設けられる。アドレス信号
が入力して図示しないワードデコーダが動作し、１本の
ワード線ＷＬが選択されると該ワード線に接続された（
ｋＸｍ）ビットのセルＭＣからデータが読み出され、マ
ルチプレクサＭＰＸでそのうちの１ビ・ノドだけが選択
される。ＤＳＧはこの選１尺を行うデータセレクトゲー
トで、図示せぬカラムデコーダの出力で制御される。Ｄ
ＢＵＳはデータバスである。
上述した読み出し動作と同時にセレクタＳＥＬでは、選
択ワード線に接続された全てｋＸｍビ・ノドのメモリセ
ルのデータを垂直方向ｍビ・ノド、水平方向にビットの
マトリクスとなるように仮想的に配列し直し、垂直パリ
ティ発生器ＶＰＧと水平パリティ発生器ＨＰＧで各方向
のパリティを発生する。この場合にはにビットの垂直パ
リティとｍビットの水平パリティが得られる。ＶＳＧは
垂直パリティ発生器ＶＰＧに入力するｍビ・ノドのデー
タを図示せぬデコーダ出力で選択する垂直セレクトゲー
ト、Ｈ２Ｃは水平パリティ発生５Ｆ（ＰＣに入力するに
ビットのデータを図示せぬデコーダ出力で選択する水平
セレクトゲートである。
択ワード線に接続された全てｋＸｍビ・ノドのメモリセ
ルのデータを垂直方向ｍビ・ノド、水平方向にビットの
マトリクスとなるように仮想的に配列し直し、垂直パリ
ティ発生器ＶＰＧと水平パリティ発生器ＨＰＧで各方向
のパリティを発生する。この場合にはにビットの垂直パ
リティとｍビットの水平パリティが得られる。ＶＳＧは
垂直パリティ発生器ＶＰＧに入力するｍビ・ノドのデー
タを図示せぬデコーダ出力で選択する垂直セレクトゲー
ト、Ｈ２Ｃは水平パリティ発生５Ｆ（ＰＣに入力するに
ビットのデータを図示せぬデコーダ出力で選択する水平
セレクトゲートである。
ＰＣＡはデータ書込み時に上記と同様の垂直ノマリティ
および水平パリティを書込んでおくパリティセルアレイ
である。このパリティセルアレイＰＣＡの構成は、各ワ
ード線ＷＴ−についてそれぞれ水平パリティセルｔ（Ｐ
Ｃ′ｈ＜ｍビット、垂直パリティセルＶＰＣかにビット
である。ＢＬ′はこれらのセルＨＰＣ，ＶＰＣに関する
（ｋ＋ｍ）本のビット線で、その出力はセレクタＳＥＬ
内のバリティセレク１−ゲートＰＳＧで選択され、パリ
ティ発生器ＶＰＧ、１（ＰＧの出力と比較される。ＣＭ
Ｐはその比較器で、一致するとＯ１不一致のとき１を出
力する。後述のようにこの１出力は、１本のワード線の
データをｋＸｍのＨ−Ｖマトリクスに配列し直したとき
、誤りが生じているデータビ・ノドを含む垂直および水
平のパリティグループによるチェック結果が同時にエラ
ーを示すときに生じ、これは当該データビットがエラー
であることを示す。従って、この１出力をデータ１＜ス
ＤＢＵＳを一方の入力とするＥＯＲゲーグーＧＩに入力
すれば、そのときのデータ、つまり誤りの生じているデ
ータは反転され、訂正されたデータＤ ’ｏｕ Ｔが得
られる。
および水平パリティを書込んでおくパリティセルアレイ
である。このパリティセルアレイＰＣＡの構成は、各ワ
ード線ＷＴ−についてそれぞれ水平パリティセルｔ（Ｐ
Ｃ′ｈ＜ｍビット、垂直パリティセルＶＰＣかにビット
である。ＢＬ′はこれらのセルＨＰＣ，ＶＰＣに関する
（ｋ＋ｍ）本のビット線で、その出力はセレクタＳＥＬ
内のバリティセレク１−ゲートＰＳＧで選択され、パリ
ティ発生器ＶＰＧ、１（ＰＧの出力と比較される。ＣＭ
Ｐはその比較器で、一致するとＯ１不一致のとき１を出
力する。後述のようにこの１出力は、１本のワード線の
データをｋＸｍのＨ−Ｖマトリクスに配列し直したとき
、誤りが生じているデータビ・ノドを含む垂直および水
平のパリティグループによるチェック結果が同時にエラ
ーを示すときに生じ、これは当該データビットがエラー
であることを示す。従って、この１出力をデータ１＜ス
ＤＢＵＳを一方の入力とするＥＯＲゲーグーＧＩに入力
すれば、そのときのデータ、つまり誤りの生じているデ
ータは反転され、訂正されたデータＤ ’ｏｕ Ｔが得
られる。
第４図は１本のワード′綿ＷＬに接続されるメモリセル
ＭＣの個数が１６１固（ｋ−４，ｍ＝４）の場合を例と
したセレクタＳＥＬρ概略図で、■〜［相］はビット線
ＢＬの番号、０〜１５はセレクトゲートＶＳＧ、Ｈ３Ｇ
（７）各番号、ＶＯ〜Ｖ３．ＨＯ〜Ｈ３は垂直および水
平デコーダの各出力である。
ＭＣの個数が１６１固（ｋ−４，ｍ＝４）の場合を例と
したセレクタＳＥＬρ概略図で、■〜［相］はビット線
ＢＬの番号、０〜１５はセレクトゲートＶＳＧ、Ｈ３Ｇ
（７）各番号、ＶＯ〜Ｖ３．ＨＯ〜Ｈ３は垂直および水
平デコーダの各出力である。
図示のような接続法でデコーダ出力ＶＯ−Ｖ３゜ＨＯ〜
Ｈ３を順次切り換えると、得られるマトリクスは第５図
のようになる。これは１ワード線の選択で読出される１
６ビツト０〜１５を順に４ビツトずつとり、それを４列
に２次元配列したものであり、ＨＰＯ〜ＨＰ３、ｖｐｏ
〜ＶＰ３は各列及び各行のパリティビットである。水平
パリティＨＰＯ〜ＨＰ ３は同図のマトリクスを列（上
下）方向に加算した結果（但しＬ Ｓ Ｂのみ採用）と
して得られ、また垂直パリティＶＰＯ−ＶＰ３は行（左
右）方向に加算した結果として得られる。今、■のセル
で誤りが生じていると仮定すると、パリティ発生器ＶＰ
ＧとＨＰＧの出力は垂直パリティＶＰＩと水平パリティ
ＨＰＩが書込み時と逆（１なら０．０ならｌ）になる。
Ｈ３を順次切り換えると、得られるマトリクスは第５図
のようになる。これは１ワード線の選択で読出される１
６ビツト０〜１５を順に４ビツトずつとり、それを４列
に２次元配列したものであり、ＨＰＯ〜ＨＰ３、ｖｐｏ
〜ＶＰ３は各列及び各行のパリティビットである。水平
パリティＨＰＯ〜ＨＰ ３は同図のマトリクスを列（上
下）方向に加算した結果（但しＬ Ｓ Ｂのみ採用）と
して得られ、また垂直パリティＶＰＯ−ＶＰ３は行（左
右）方向に加算した結果として得られる。今、■のセル
で誤りが生じていると仮定すると、パリティ発生器ＶＰ
ＧとＨＰＧの出力は垂直パリティＶＰＩと水平パリティ
ＨＰＩが書込み時と逆（１なら０．０ならｌ）になる。
従って、第３図のＬＬ較回路ＣＭＰの出力はマルチプレ
クサＭＰＸが■のビット線を選択したときに１となり、
エラー発生を示すと共にデータバスＤＢＵＳ上のデータ
を反転させてこれを修正する。
クサＭＰＸが■のビット線を選択したときに１となり、
エラー発生を示すと共にデータバスＤＢＵＳ上のデータ
を反転させてこれを修正する。
以−ヒがＨ−Ｖ２次元パリティによる誤り検出とその訂
正の概要であるが、従来技術においてはメモリセルアレ
イＭＣＡとパリティセルアレイＰＣＡとが別個に配置さ
れており、それに対応して、データマトリクスより所要
の水平、垂直パリティ作成用のデータを選択するセレク
タと対応するパリティセルのデータを選択するセレクタ
もまた別個で、且つ独立したデコーダ回路により制御さ
れるものであった。従って、セレクタＳＥＬ及び対応デ
コーダの占有面積が相当大きくなり、高集積密度化に不
利になるという問題があった。
正の概要であるが、従来技術においてはメモリセルアレ
イＭＣＡとパリティセルアレイＰＣＡとが別個に配置さ
れており、それに対応して、データマトリクスより所要
の水平、垂直パリティ作成用のデータを選択するセレク
タと対応するパリティセルのデータを選択するセレクタ
もまた別個で、且つ独立したデコーダ回路により制御さ
れるものであった。従って、セレクタＳＥＬ及び対応デ
コーダの占有面積が相当大きくなり、高集積密度化に不
利になるという問題があった。
上記セレクタＳＥＬ、乃至デコーダの占有面積増大の問
題は、特に、ワード線上の隣接ビ・ノドが連続してソフ
トエラーを生じ易い傾向があるのに対し、デコーダ論理
を改変してＨ−Ｖマトリクスの配列形態を工夫しておく
ことにより前記の連続ビットエラーの訂正をも可能にし
ようとしたときには、複雑なデコーダ論理を実現するデ
コーダ回路が大型化し易いことから、一層重要である。
題は、特に、ワード線上の隣接ビ・ノドが連続してソフ
トエラーを生じ易い傾向があるのに対し、デコーダ論理
を改変してＨ−Ｖマトリクスの配列形態を工夫しておく
ことにより前記の連続ビットエラーの訂正をも可能にし
ようとしたときには、複雑なデコーダ論理を実現するデ
コーダ回路が大型化し易いことから、一層重要である。
以下に、上記の隣接ビット連続のソフトエラーの問題に
ついて説明する。
ついて説明する。
従来の方法では第５図に示したように、パリティビット
を発生する仮想的なデータマトリクスの水平パリティグ
ループに隣接するビット０，１゜２、・・・、４，５，
６．・・・が含まれるため、同時に隣接２ビット以上が
エラーになるとこれを訂正できない欠点がある。例えば
■と■のビット線で同時に誤りが生じていると、ＶＰＩ
、ＶＦ６は書込み時と異なりエラー発生を示すが、ＨＰ
Ｉは書込み時と異ならず、正常を表示するので、このワ
ード線について誤りが発生したことは検出できてもどの
ビットがエラーなのか分らず（■、■以外は正常とする
とＨＰＯ，ＨＦ２．ＨＦ２も正常を示しているので、交
点がまらない）、エラービットを訂正することは不可能
である。
を発生する仮想的なデータマトリクスの水平パリティグ
ループに隣接するビット０，１゜２、・・・、４，５，
６．・・・が含まれるため、同時に隣接２ビット以上が
エラーになるとこれを訂正できない欠点がある。例えば
■と■のビット線で同時に誤りが生じていると、ＶＰＩ
、ＶＦ６は書込み時と異なりエラー発生を示すが、ＨＰ
Ｉは書込み時と異ならず、正常を表示するので、このワ
ード線について誤りが発生したことは検出できてもどの
ビットがエラーなのか分らず（■、■以外は正常とする
とＨＰＯ，ＨＦ２．ＨＦ２も正常を示しているので、交
点がまらない）、エラービットを訂正することは不可能
である。
このような隣接する２ビツト以上の同時誤りはα線照射
によるソフトエラーでは生し易い。第６図はこれを説明
する素子構造図である。同図（ａｌは１トランジスタ１
キヤパシタ型ダイナミツクメモリのパターンレイアウト
で、横方向にはワード線ＷＬｏ、ＷＬ＋、・・・が、ま
た縦方向にはビット線対（ＢＬｏ、 ＢＬｏ）、 （Ｂ
Ｌｌ、 ＢＬ＋）、 −が走る。実線枠ＤＦ上のワード
線ＷＬはトランジスタＱのゲート電極となり、該枠ＤＦ
の拡開部はキャパシタＣとなる。ビット線ＢＬｏ、ＢＬ
ｏ。
によるソフトエラーでは生し易い。第６図はこれを説明
する素子構造図である。同図（ａｌは１トランジスタ１
キヤパシタ型ダイナミツクメモリのパターンレイアウト
で、横方向にはワード線ＷＬｏ、ＷＬ＋、・・・が、ま
た縦方向にはビット線対（ＢＬｏ、 ＢＬｏ）、 （Ｂ
Ｌｌ、 ＢＬ＋）、 −が走る。実線枠ＤＦ上のワード
線ＷＬはトランジスタＱのゲート電極となり、該枠ＤＦ
の拡開部はキャパシタＣとなる。ビット線ＢＬｏ、ＢＬ
ｏ。
・・・・・・ばアルミニウム配線層で、トランジスタＱ
のドレイン拡散層とコンタクトする。キャパシタＣの対
向電極は第１Ｎの多結晶シリコン層で形成され、ワード
線ＷＬ ｏ 、 ＷＬ ＋ 、・・・は第２層の多結晶
シリコン層で形成される。同図（ｂｌは＋ａ）のｘ−ｘ
’での断面で、ＳＵＢはシリコン半導体基板、ｌはシリ
コン酸化膜等の絶縁膜、ＰＯＬは第１層の多結晶シリコ
ン層、ＤＴＰは空乏層である。
のドレイン拡散層とコンタクトする。キャパシタＣの対
向電極は第１Ｎの多結晶シリコン層で形成され、ワード
線ＷＬ ｏ 、 ＷＬ ＋ 、・・・は第２層の多結晶
シリコン層で形成される。同図（ｂｌは＋ａ）のｘ−ｘ
’での断面で、ＳＵＢはシリコン半導体基板、ｌはシリ
コン酸化膜等の絶縁膜、ＰＯＬは第１層の多結晶シリコ
ン層、ＤＴＰは空乏層である。
ソフトエラーは、α線（ヘリウムイオンＨｅ）が空乏層
ＤＩＰを通過する際に咳層内に電子・正孔対を発生させ
、そのうちの正孔が基板ＳＵＢ側に、そして電子が拡散
層ＤＦ側に逃げ、この結果キャパシタＣ内の電荷を変化
させることにより生ずる。このソフトエラーは図示のよ
うにα線の進入角によっては同一ワード線ＷＬ上で隣接
する２ビツトまたはそれ以上で同時に起こり得る。特に
高密度化が進みセル間隔が狭くなると尚更である。
ＤＩＰを通過する際に咳層内に電子・正孔対を発生させ
、そのうちの正孔が基板ＳＵＢ側に、そして電子が拡散
層ＤＦ側に逃げ、この結果キャパシタＣ内の電荷を変化
させることにより生ずる。このソフトエラーは図示のよ
うにα線の進入角によっては同一ワード線ＷＬ上で隣接
する２ビツトまたはそれ以上で同時に起こり得る。特に
高密度化が進みセル間隔が狭くなると尚更である。
また、ＩＭｂのＤＲＡＭのような超ＬＳＩではキャパシ
タ容量を小型でも大きくとれるようにするために、第６
図（Ｃ）のように溝を掘り、キャパシタ部を立体化して
大面積化しようとする構造も提案されている。このよう
な場合には一層、′隣接する空乏ＪｉｉｉＤＴＰを同じ
α線Ｈｅが横切り易くなるので、益々同じワード線で２
ビツト以上のソフトエラーが起こる確率が高まる。
タ容量を小型でも大きくとれるようにするために、第６
図（Ｃ）のように溝を掘り、キャパシタ部を立体化して
大面積化しようとする構造も提案されている。このよう
な場合には一層、′隣接する空乏ＪｉｉｉＤＴＰを同じ
α線Ｈｅが横切り易くなるので、益々同じワード線で２
ビツト以上のソフトエラーが起こる確率が高まる。
かかる素子構造を背景に第５図のデータマトリクスを見
直すと、ビット線ＢＬからのデータセレクトを単純に■
から［相］に向けて順番４個ずつ４ブロツクに分けて行
うと、■■■■、■■■■、・・・のように隣接する４
ビツトが同一の行または列に配列されてしまう。このた
め、例えば■に注意した場合、■１方向には■■■０と
いう様に各３ビツトの間隔があるで、隣接する４ビツト
が同時にソフトエラーを生じなければ（この確率は著し
く低い）、パリティＶＰＩは誤り訂正に使用できる。
直すと、ビット線ＢＬからのデータセレクトを単純に■
から［相］に向けて順番４個ずつ４ブロツクに分けて行
うと、■■■■、■■■■、・・・のように隣接する４
ビツトが同一の行または列に配列されてしまう。このた
め、例えば■に注意した場合、■１方向には■■■０と
いう様に各３ビツトの間隔があるで、隣接する４ビツト
が同時にソフトエラーを生じなければ（この確率は著し
く低い）、パリティＶＰＩは誤り訂正に使用できる。
しかし、Ｈ１方向には■■■■のように全てが隣接して
並んでいるので、■■または■■のような２ビツトエラ
ーが同時に起る確率は高い。
並んでいるので、■■または■■のような２ビツトエラ
ーが同時に起る確率は高い。
以上のような連続ビットエラーに対処する１つの手段は
、先述のように、セレクタによるデータ選択方法を工夫
して、隣接ビットが同一の水平、垂直パリティグループ
に含まれないようなデータマトリクスを組むことである
。こうすれば、隣接ビットエラーが発生しても訂正が可
能になる。半面、このような変則的なデータマトリクス
となるようなセレクタ論理を実現する回路は複雑化し勝
ちであり、セレクタ乃至デコーダによる占有面積は一層
大きなものとなる欠点がある。
、先述のように、セレクタによるデータ選択方法を工夫
して、隣接ビットが同一の水平、垂直パリティグループ
に含まれないようなデータマトリクスを組むことである
。こうすれば、隣接ビットエラーが発生しても訂正が可
能になる。半面、このような変則的なデータマトリクス
となるようなセレクタ論理を実現する回路は複雑化し勝
ちであり、セレクタ乃至デコーダによる占有面積は一層
大きなものとなる欠点がある。
発明の目的
０
本発明は、メモリセルアレイよりのデータから水平、垂
直パリティを作成するデータを選択するセレクタ乃至デ
コーダとパリティセルアレイよりのデータから対応する
パリティデータを選択するセレクタ乃至デコーダを共通
化することを可能にして、セレクタ乃至デコーダの占有
面積削減を図り、もって集積密度の向上を図ることを目
的とする。
直パリティを作成するデータを選択するセレクタ乃至デ
コーダとパリティセルアレイよりのデータから対応する
パリティデータを選択するセレクタ乃至デコーダを共通
化することを可能にして、セレクタ乃至デコーダの占有
面積削減を図り、もって集積密度の向上を図ることを目
的とする。
発明の構成
本発明は、各ワード線に接続されたメモリセル群のデー
タに対し、ワード線毎に該データを仮想的に配列して成
るパリティチェック用の２次元マトリクスに対応して、
垂直パリティおよび水平パリティを作ってこれをパリテ
ィデータ記憶用のパリティセル群に格納しておき、所望
ワード線に接続されたメモリセル群から読み出したデー
タより作成した同様な水平、垂直パリティと比較して当
該データの誤りを検出、訂正する機能を有する半導体記
憶装置において、前記パリティセル群の少なくとも一部
を前記メモリセル群中に分散して配置し、前記メモリセ
ル群のデータから水平、垂直パ１ リティを作成するためのデータを選択する選択回路で、
少なくとも一部の対応するパリティセルのデータ選択を
も行なう構成としたことを特徴とするものである。以下
、実施例を参照しながらこれを詳細に説明する。
タに対し、ワード線毎に該データを仮想的に配列して成
るパリティチェック用の２次元マトリクスに対応して、
垂直パリティおよび水平パリティを作ってこれをパリテ
ィデータ記憶用のパリティセル群に格納しておき、所望
ワード線に接続されたメモリセル群から読み出したデー
タより作成した同様な水平、垂直パリティと比較して当
該データの誤りを検出、訂正する機能を有する半導体記
憶装置において、前記パリティセル群の少なくとも一部
を前記メモリセル群中に分散して配置し、前記メモリセ
ル群のデータから水平、垂直パ１ リティを作成するためのデータを選択する選択回路で、
少なくとも一部の対応するパリティセルのデータ選択を
も行なう構成としたことを特徴とするものである。以下
、実施例を参照しながらこれを詳細に説明する。
発明の実施例
第１図および第２図は本発明の一実施例を示す説明図で
ある。第１図は第３図のセレクタＳＥＬを本発明に従っ
て改変した結果の構成を示したものである。本実施例で
は水平パリティセル（第３図のＨＰＣ相当）をメモリセ
ルアレイＭＣＡ側に入れ、且つパリティセレクトゲート
ＰＳＧの水平方・向の制御を水平セレクトゲー）Ｈ２Ｃ
に対するデコード出力ＨＯ〜Ｈ３で行うことにより、水
平パリティＨＰＯ〜）（Ｐ３のセレクタに対する専用の
デコーダを不要としたものである。これにより、セレク
タ乃至デコーダの占有面積削減が可能となり集積密度向
上の効果が得られる。
ある。第１図は第３図のセレクタＳＥＬを本発明に従っ
て改変した結果の構成を示したものである。本実施例で
は水平パリティセル（第３図のＨＰＣ相当）をメモリセ
ルアレイＭＣＡ側に入れ、且つパリティセレクトゲート
ＰＳＧの水平方・向の制御を水平セレクトゲー）Ｈ２Ｃ
に対するデコード出力ＨＯ〜Ｈ３で行うことにより、水
平パリティＨＰＯ〜）（Ｐ３のセレクタに対する専用の
デコーダを不要としたものである。これにより、セレク
タ乃至デコーダの占有面積削減が可能となり集積密度向
上の効果が得られる。
データマトリクスの組み方に関しては、第４図従来例と
比較してみれば明らかなように、水平デ２ コーグの出力ＨＯ，Ｈ１の与え方がビット線ＢＬの■〜
■に対し交互に、またＨ２．Ｈ３の与え方がビット線Ｂ
Ｌの■〜［相］に対して交互になっている（）（０が０
．１．２．３、Ｈｌが４．５．６゜７を選択するのでは
なく、ＨＯが０．２．５．７、Ｈｌが１．３，４．６と
選択対象が互いにクロスしている）点が異なる。第２図
はこの結果得られるＨ−Ｖ２次元マトリクスで、垂直方
向のパリティビットＶＰＯ〜ＶＰ３を発生するパリティ
グループ■■■＠、■■■０．・・・・・・は第５図と
同様であるが、水平方向のパリティビットＨＰＯ〜）（
Ｐ３を発生するパリティグループは■■■■、■■■■
、・・・・・・のように散在しており、間隔は２ビット
以上ある。従って、この場合には１ワード線上に隣接し
て２ビット同時にソフトエラーが生じてもこれを訂正で
きる。例えば■■に同時にエラーが生ずると、■のエラ
ーはＶＰＩとＨＰＩの同時反転から検出でき、また■の
エラーはＶＦ６とＨＰＯの同時反転から検出できるから
である。
比較してみれば明らかなように、水平デ２ コーグの出力ＨＯ，Ｈ１の与え方がビット線ＢＬの■〜
■に対し交互に、またＨ２．Ｈ３の与え方がビット線Ｂ
Ｌの■〜［相］に対して交互になっている（）（０が０
．１．２．３、Ｈｌが４．５．６゜７を選択するのでは
なく、ＨＯが０．２．５．７、Ｈｌが１．３，４．６と
選択対象が互いにクロスしている）点が異なる。第２図
はこの結果得られるＨ−Ｖ２次元マトリクスで、垂直方
向のパリティビットＶＰＯ〜ＶＰ３を発生するパリティ
グループ■■■＠、■■■０．・・・・・・は第５図と
同様であるが、水平方向のパリティビットＨＰＯ〜）（
Ｐ３を発生するパリティグループは■■■■、■■■■
、・・・・・・のように散在しており、間隔は２ビット
以上ある。従って、この場合には１ワード線上に隣接し
て２ビット同時にソフトエラーが生じてもこれを訂正で
きる。例えば■■に同時にエラーが生ずると、■のエラ
ーはＶＰＩとＨＰＩの同時反転から検出でき、また■の
エラーはＶＦ６とＨＰＯの同時反転から検出できるから
である。
このようなＨ−Ｖ２次元マトリクスは、セレク３
夕での結線法やデコーダの論理によって決定されるが、
このような選択回路はマトリクス配列が変則的な分だけ
複雑化、大型化し勝ちである。それに対し、前記本発明
実施例では少なくとも水平パリティセルに対する専用の
デコーダが削除されており、その結果の余剰面積の少な
くとも一部は、メモリセルアレイＭＣＡ中にパリティセ
ルが分散して配置されている分だけ、それらに対するセ
レクタ及びデコーダを配置すべき区域の面積を増加させ
ているので、これらの回路の複雑化による面積増加分を
吸収できる効果がある。
このような選択回路はマトリクス配列が変則的な分だけ
複雑化、大型化し勝ちである。それに対し、前記本発明
実施例では少なくとも水平パリティセルに対する専用の
デコーダが削除されており、その結果の余剰面積の少な
くとも一部は、メモリセルアレイＭＣＡ中にパリティセ
ルが分散して配置されている分だけ、それらに対するセ
レクタ及びデコーダを配置すべき区域の面積を増加させ
ているので、これらの回路の複雑化による面積増加分を
吸収できる効果がある。
発明の効果
以上述べたように、本発明によれば、水平、垂直パリテ
ィによる誤り訂正機能内蔵の記憶装置において、パリテ
ィデータ記憶用のパリティセル群をメモリセルアレイ中
に分散して配置したことにより、水平、垂直パリティに
対応するパリティセルデータ選択のための専用の選択回
路を削除することができるので、集積密度向上の効果が
得られるものである。
ィによる誤り訂正機能内蔵の記憶装置において、パリテ
ィデータ記憶用のパリティセル群をメモリセルアレイ中
に分散して配置したことにより、水平、垂直パリティに
対応するパリティセルデータ選択のための専用の選択回
路を削除することができるので、集積密度向上の効果が
得られるものである。
４
第１図および第２図は本発明の実施例を示す要部構成図
、第３図は従来の誤り訂正機能を備えたメモリ全体の概
略構成図、第４図および第５図は従来の２次元マトリク
ス作成法およびその２次元マトリクスの説明図、第６図
はグイナミソク型メモリセルの構造図である。 図中、ＭＣＡはメモリセルアレイ、ＭＣはメモリセル、
ＰＣＡはパリティセルアレイ、ＷＬはワード線、ＢＬは
ビット線、ＶＰＧは垂直パリティ発生器、ＨＰＧは水平
パリティ発生器、ＳＥＬは２次元マトリクス用セレクタ
、ＤＥＣ，ＤＥＣ′はカラムデコーダである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ５ 第１Ｆ ＯＦ−への ＞＞＞ し 手続補正書（自発） 昭和６０年５月２１日 特許庁長官 志 賀 学 殿 ２、発明の名称 誤り訂正機能を有する半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 〒１０１ 住 所 東京都千代田区岩本町３丁目４番５号第−東と
、ル６、補正により増加する発明の数 な し７、補正
の対象 図 面 ８、補正の内容 図面第１図及び第２図を別紙の通シに補正する。
、第３図は従来の誤り訂正機能を備えたメモリ全体の概
略構成図、第４図および第５図は従来の２次元マトリク
ス作成法およびその２次元マトリクスの説明図、第６図
はグイナミソク型メモリセルの構造図である。 図中、ＭＣＡはメモリセルアレイ、ＭＣはメモリセル、
ＰＣＡはパリティセルアレイ、ＷＬはワード線、ＢＬは
ビット線、ＶＰＧは垂直パリティ発生器、ＨＰＧは水平
パリティ発生器、ＳＥＬは２次元マトリクス用セレクタ
、ＤＥＣ，ＤＥＣ′はカラムデコーダである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ５ 第１Ｆ ＯＦ−への ＞＞＞ し 手続補正書（自発） 昭和６０年５月２１日 特許庁長官 志 賀 学 殿 ２、発明の名称 誤り訂正機能を有する半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 〒１０１ 住 所 東京都千代田区岩本町３丁目４番５号第−東と
、ル６、補正により増加する発明の数 な し７、補正
の対象 図 面 ８、補正の内容 図面第１図及び第２図を別紙の通シに補正する。
Claims (1)
- 各ワード線に接続されたメモリセル群のデータに対し、
ワード線毎に該データを仮想的に配列して成るパリティ
チェック用の２次元マトリクスに対応して、垂直パリテ
ィおよび水平パリティを作ってこれをパリティデータ記
憶用のパリティセル群に格納しておき、所望ワード線に
接続されたメモリセル群から読み出したデータより作成
した同様な水平、垂直パリティと比較して当該データの
誤りを検出、訂正する機能を有する半導体記憶装置にお
いて、前記パリティセル群の少なくとも一部を前記メモ
リセル群中に分散して配置し、前記メモリセル群のデー
タから水平、垂直パリティを作成するためのデータを選
択する選択回路で、少なくとも一部の対応するパリティ
セルのデータ選択をも行なう構成としたことを特徴とす
る誤り訂正機能を有する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081064A JPS60254261A (ja) | 1985-04-16 | 1985-04-16 | 誤り訂正機能を有する半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081064A JPS60254261A (ja) | 1985-04-16 | 1985-04-16 | 誤り訂正機能を有する半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110295A Division JPS60253100A (ja) | 1984-05-30 | 1984-05-30 | 誤り訂正機能を有する半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254261A true JPS60254261A (ja) | 1985-12-14 |
Family
ID=13735964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081064A Pending JPS60254261A (ja) | 1985-04-16 | 1985-04-16 | 誤り訂正機能を有する半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254261A (ja) |
-
1985
- 1985-04-16 JP JP60081064A patent/JPS60254261A/ja active Pending
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