JPS60253100A - 誤り訂正機能を有する半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、２次元パリティ方式による誤り訂正機能を有
する半導体記憶装置に関し、同一ワード線上で隣接する
２ビツト以上の誤りがあってもこれを検出、訂正可能に
しようとするものである。

従来技術と問題点 グイナミソク型メモリの大容量化は各セルの蓄積電荷を
減少させることになるのでα線によるソフトエラーが生
じ易くなる。メモリから読み出されたデータの奇数ビッ
トエラーはパリティチェックにより判定できるが、一般
にパリティチェ’７りではエラーがあることは分るが、
どれがエラーかは分らず、従ってエラー訂正はできない
。そこでパリティチェックでもエラービットの訂正を可
能とするために、第７図のメモリ構成が提案されている
。同図においてＭＣＡは多数のグイナミノク型メモリセ
ルＭＣをマトリクス状に配列したメモリセルアレイで、
横方向には（ｋＸｍ）本のビット線ＢＬが、また縦方向
にはｎ本のワード線ＷＬが設けられる。アドレス信号が
人力して図示しないワードデコーダが動作し、１本のワ
ード線ＷＬが選択されると該ワード線に接続された（ｋ
ｘｍ）ビットのセルＭＣからデータが読み出され、マク
チプレクサＭＰＸでそのうちのｌビットだけが選択され
る。ＤＳＧはこの選択を行うデータセレクトゲートで、
図示せぬカラムデコーダの出力で制御される。ＤＢＵＳ
はデータバスである。

上述した読み出し動作と同時にセレクタＳＥＬでは、選
択ワード線に接続された全てｋＸｍビ。

トのメモリセルのデータを垂直方向ｍビット、水平方向
にビットのマトリクスとなるように仮想的に配列し直し
、垂直パリティ発生器ＶＰＧと水平パリティ発生器ＨＰ
Ｇで各方向のパリティを発生する。この場合にはにビッ
トの垂直パリティとｍビットの水平パリティが得られる
。ＶＳＧは垂直パリティ発生器ＶＰＧに入力するｍビッ
トのデータを図示せぬデコーダ出力で選択する垂直セレ
クトゲート、Ｈ２Ｃは水平パリティ発生器ＨＰＧに入力
するにビットのデータを図示せぬデコーダ出″力で選択
する水平セレクトゲートである。

ＰＣＡはデータ書込み時に上記と同様の垂直パリティお
よび水平パリティを書込んでおくパリティセルアレイで
ある。このパリティセルアレイＰＣＡの構成は、各ワー
ド線ＷＬについてそれぞれ水平パリティセルＨＰ（Ｊａ
ｍビット、垂直パリティセル■ＰＣかにビットである。

ＢＬ′はこれらのセルＲＰＣ，ＶＰＣに関する（ｋ＋ｍ
）本のビット線で、その出力はセレクタＳＥＬ内のパリ
ティセレクトゲートＰＳＧで選択され、パリティ発生器
ＶＰＧ、ＨＰＧの出力と比較される。ＣＭＰはその比較
器で、一致すると０、不一致のときｌを出力する。後述
のようにこの１出力は、１本のワード線のデータをｋＸ
ｍのＨ−Ｖマトリクスに配列し直し、たとき、誤りが生
しているデータビットを含む垂直および水平のパティグ
ループによるチェック結果が同時にエラーを示すときに
生し、これは当該データビットがエラーであることを示
す。従って、このｌ出力をデータバスＤＢＵＳを一方の
入力とするＥＯＲゲートＧ＋に入力すれば、そのときの
データ、つまり誤りの生しているデータは反転され、訂
正されたデータＤＯＵＴが得られる。

第８図は１本σワード線ＷＬに接続されるメモリセルＭ
Ｃの個数が１６個（ｋ＝４．ｍ＝４）の場合を例とした
セレクタＳＥＬの概略図で、■〜■はビット線ＢＬの番
号、０〜１５はセレクトケ］−トＶＳＧ、Ｈ３Ｇの各番
号、■０〜Ｖ３．ＨＯ〜Ｈ３は垂直および水平デコーダ
の各出力である。

図示のような接続法でデコーダ出力■０〜Ｖ３゜ＨＯ〜
μ３を順次切り換えると、得られるマトリクスは第９図
のようになる。これは１ワード線の選択で読出される１
６ビソト０〜１５を順に４ビツトずつとり、それを４列
に２次元配列したもであり、ＨＰＯ〜ＨＰ３、ｖｐｏ〜
ＶＰ３は各列及び各行のパリティビットである。水平パ
リティＨＰＯ〜ＨＰ３は同図のマトリクスを列（上下）
方向に加算した結果（但しＬＳＢのみ採用）として得ら
れ、また垂直パリティ■ＰＯ〜ＶＰ３は行（左右）方向
に加算した結果として得られる。今、■のセルで誤りが
生じていると仮定すると、パリティ発生器■ＰＧとＨＰ
Ｇの出力は垂直パリティ■Ｐ１と水平パリティＨＰＩが
書込み時とｆ！（１ならＯｌｏなら１）になる。従って
、第７図の比較回路ＣＭＰの出力はマルチプレクサＭＰ
Ｘが■のビット線を選択したときに１となり、エラー発
生を示すと共にデータバスＤＢＵＳ上のデータを反転さ
せてこれを修正する。

これがＨ−Ｖ２次元パリティによる誤り検出とその訂正
の概要であるが、従来の方法では第９図に示したように
、パリティビットを発生する仮想的なデータマトリクス
の水平パリティグループに隣接するビット０，１，２．
　・・、４．５，６．・・・が含まれるため、同時に隣
接２ビット以上がエラーになるとこれを訂正できない欠
点がある。例えば■と■のビット線で同時に誤りが生し
ていると、ＶＰＩ、ＶＦ６は書込み時と異なりエラー発
生を示すが、ＨＰＩは書込み時と異ならず、上品を表示
するので、このワード線について誤りが発注したことは
検出できてもとのビットがエラーなのか分らず（■、■
以外は圧密とするとＨＰＯ，ＨＦ２、ＨＦ３も止宿を示
しているので、交点がまらない）、エラービットを訂正
することは不可能である。

このような隣接する２ビツト以上の同時誤りはα線照射
によるソフトエラーでは生じ易い。第１０図はこれを説
明する素子構造図である。同図ｆａｔは１トランジスタ
１キヤパシタ型グイナミノクメモリのパターンレイアウ
トで、横方向にはワード線ＷＬ　ｏ　、　ＷＬ　＋　、
・・・が、また縦方向にはビット線対（ＢＬｏ、ＢＬｏ
）、（ＢＬｌ、ＢＬｌ）。

・・・が走る。実線枠ＤＦ上のワード線ＷＬはトランジ
スタＱのゲート電極となり、該枠ＤＦの拡開部はキャパ
シタＣとなる。ビット線ＢＬｏ、ＢＬｏ。

・・・・・・はアルミニウム配線層で、トランジスタＱ
のドレイン拡散層とコンタクトする。キャパシタＣの対
向電極は第１層の多結晶シリコン層で形成され、ワード
線ＷＬ　ｏ、　ＷＬ　１．・・・は第２層の多結晶シリ
コン層で形成される。同図（ｂｌは（８）のｘ−ｘ′で
の断面で、ＳＵＢはシリコン半導体基板、■はシリコン
酸化膜等の絶縁膜、ＰＯＬは第１層の多結晶シリコン層
、ＤＩＰは空乏層である。

ソフトエラーは、α線（ヘリウムイオンＨｅ＋）が空乏
層ＤＩＰを通過する際に該層内に電子・正孔対を発生さ
せ、そのうちの正孔が基板５ｔＪＢ側に、そして電子が
拡散層ＤＦ側に逃げ、この結果キャパシタＣ内の重両を
変化させることにより口１：する。このソフトエラーは
図示のようにα線の進入角によっては同一ワード線ＷＬ
上で隣接する２ビ、トまたはそれ以上で同時に起こり得
る。特に高密度化が進みセル間隔が狭くなると尚更であ
る。

また、ＩＭｂのＤＲＡＭのような超ＬＳＩではキャパシ
タ容量を小型でも大きくとれるようにするために、第１
０図＋ｃ＋のように溝を掘り、キャパシタ部を立体化し
て大面積化しようとする構造も擢案されている。このよ
うな場合には一層、隣接する空乏層ＤＩＰを同しα線Ｈ
ｅ＋が横切り易くなるので、益々同しワード線で２ピノ
）・以上のソフトエラーが起こる確率が高まる。

かかる素子構造を背景に第９図のデータマトリクスを見
直すと、ビット線ＢＬからのデータセレクトを単純に■
から［相］に向けて順番４（固ずつ４ブロツクに分けて
行うと、■■■■、■■■■、・・・・・のように隣接
する４ビツトが同一の行または列に配列されてしまう。

このため、例えば■に注意した場合、ｖ１方向には■Φ
■０という様に各３ビツトの間隔があるで、隣接する４
ビ・ノドが同時にソフトエラーを生しなければ（この確
率は著しく低い）、パリティＶＰＩは誤り訂正に使用で
きる。しかし、Ｈ１方向には■■■■のように全てが隣
接して並んでいるので、■■または■■のような２ビツ
トエラーが同時に起る確率は高い。

発明の目的 本発明は、各ワード線のデータビットを水平、垂直パリ
ティのマトリクスに組む際に、隣接する２ビツトが同一
バリティグループに入らないように配列して、隣接する
２ビツトまたはそれ以上の同時エラーも訂正可能にしよ
うとするものである。

発明の構成 本発明は、各ワード線に接続される全てのメモリセルの
データをワード線毎に仮想的にパリティチェック用の２
次元マトリクスに配列し、該マトリクスで垂直パリティ
および水平パリティを作ってこれを記憶装置に格納して
おき、記憶装置より読み出したデータより作成した同様
な水平、垂直パリティと比較して当該データの誤りを検
出、訂正する機能を有する半導体記憶装置において、該
マトリクスは同し水平、垂直パリティグループに該ワー
ド線上で隣接する２ビットのデータが含まれないように
構成されることを特徴とするものである。

前述したようα線による２ビツト以上のソフトエラーが
同時に起こるとすれば、それは隣接するメモリセルに生
ずる確率が非富に高い。そこで、２次元パリティマトリ
クスを組も際に、同しパリティグループに隣接する２ビ
、ト以上のデータがなければ、換言すれば隣接ヒントは
異なるパリティグループに分けてしまえば、１ワード線
につき隣接２ビット以上のエラーが生していてもこれを
訂正できる確率が高まる。以下、実施例を参即し７なが
らこれを詳細に説明する。

発明の実施例 ｇｉＩＪｉ図および第３図は本発明の一実施例を示す説
明である。第１図は第７図のセレクタＳＥＬに関するも
ので、第８図と比較してみれば明らかなように、水平デ
コーダの出力ＨＯ，Ｈ１の与え方がビット線ＢＬの■〜
■に対し交互に、またＨ２゜Ｈ３の与え方がビット線Ｂ
Ｌの■〜［相］に対して交互になっている（ＨＯが０．
　１．　２．　３、Ｈｌが４．５，６．７を選択するの
ではなく、ＨＯが０゜２．５．７、Ｈｌが１．　３．　
４．　６と選択対象が互いにクロスしている）点が異な
る。第３図はこの結果得られるＨ−Ｖ２次元マトリクス
で、垂直方向のパリティピッ）ＶＰＯ〜ＶＰ３を発生す
るパリティグループ■■■０．■■■０．・・・・・・
は第９図と同様であるが、水平方向のパリティビットＨ
ＰＯ−ＨＰ３を発生するパリティグループは■■■■、
■■■■、・・・・・・のように散在しており、間隔は
２ヒツト以上ある。従って、この場合には１ワード線上
に隣接して２ビット同時にソフトエラーが生じてもこれ
を訂正できる。例えば■■に同時にエラーが生ずると、
■のエラーはＶＰＩとＨＰＩの同時反転から検出でき、
また■のエラーはＶＦ６とＨＰＯの同時反転から検出で
きるからである。

第２図は本発明の他の実施例である。本例では水平パリ
ティセル（第７図のＨＰＣ）をメモリセルアレイＭＣＡ
側に入れ、且つパリティセレクトゲートＰＳＧの水平方
向の制御を水平セレクトゲートＨ３Ｇに対するデコード
出力ＨＯ〜Ｈ３で行うことにより、水平パリティＨＰＯ
〜ＨＰ３のセレクタに対する専用のデコーダを不要とし
たものである。他の構成は第１図の実施例と同じにしで
あるので、得られるＨ−Ｖマトリクスは第４図のように
なる。２ビツトエラーの訂正機能は第１図と変らない。

第５図は第７図のセレクタＳＥＬとそのデコーダＤＥＣ
，ＤＥＣ′の詳細を示す図である。デコーダＤＥＣはメ
モリセルアレイＭＣＡに対するものでもあり、データバ
スＤＢ［ＪＳと各ビット線ＢＬとの間に挿入されたゲー
トＧは第７図のマルチプレクサＭＰＸに相当する。また
デコーダＤＥＣ′はパリティセルアレイＰＣＡに関する
ものであり、第１図の例に対してはデコーダＤＥＣ′は
水平、垂直の両デコート出力を生ずるものであるが、第
２図の例に対してはこれは垂直側だけのデコートを生ず
るものに簡略化される。第５図の基本構成に対し、デコ
ーダＤＥＣ，ＤＥＣ′の出力タイミングまたは結線方法
を異ならせることで、第３図または第４図とは異なるＨ
−Ｖマトリクスを実現でき、同じパリティグループのデ
ータビットのワード線上の配列間隔を３ビット以上にす
ることも可能である。このようにすれば隣接する３ビッ
ト以上に同時にソフトエラーが生じてもこれを訂正でき
る。１ワード線上に並ぶメモリセルのデータをＨ−Ｖマ
トリクスの対角線に配置することも、隣接２ビツトエラ
一対策に有効である。次表は１ワード線上のメモリセル
が第５図のように１０２４個とし、これに対するＨ−Ｖ
マトリクスは３２×３２になるが、その順につながる各
ビット１゜２．３．・・・・・・を該マトリクスの対角
線に配置した表　１ この表１から明らかなように対角線配置だと各縦列の間
隔は３１、横行の間隔は３２であるから、隣接３２ビツ
トにエラーが生してもエラー検出、訂正が可能である。

なお第５図のＨｌ、Ｈ２，・・・・・・Ｈ３２及びＶｌ
、Ｖ２．・・・・・・Ｖ３２は仮想テーブル上の選択セ
ルの属するグループであり、それぞれからその１つがデ
コーダによって選ばれ駆動される。

゛　第６図は主述した考えと組合せ、または独立して使
用できるＨ−Ｖマトリクスの他の例を示す。

本例は１本のワード線ＷＬに接続された多数のメモリセ
ルＭＣｏ、ＭＣ１，、ＭＣ２，−・”を１つおきに左右
のＸ−Ｙパリティ訂正回路［、ＩＩに振り分け、この段
階で隣接する２ビツトを分離してしまおうとするもので
ある。パリティ訂正回路Ｉ。

■はそれぞれ第９図のセレクタＳＥＬ、パリティセルア
レイＰＣＡ、パリティ発生器ＶＰＧ、ＨＰＧ等、パリテ
ィ訂正に必要な機能を備えているので、各訂正回路のパ
リティマトリクスが第９図のようであっても２ビツトエ
ラーを訂正できる。また第３図などのようにすれば更に
多数ビットの同時エラーを訂正できる。

発明の効果 以上述べたように本発明によれば、１本のワード線で同
時に選択される多数のデータビ／）を２次元のパリティ
マトリクスに配列する際、少なくともワード線上で隣接
する２ビツトを同しパリティグループに入れないように
したので、α線によるソフトエラー等で同じｔノード線
に同時に２ビツトのエラーが生してもこれを訂正できる
利点がある。

【図面の簡単な説明】

第１図および第２図は本発明の異なる実施例を示す要部
構成図、第３図および第４図はその２次元マトリクスの
説明図、第５図は本発明を実施するメモリ全体の概略構
成図、第６図に本発明の他の実施例を示ず概略構成図、
第７図は従来の誤り訂正機能を備えたメモリ全体の概略
構成図、第８図および第９図は従来の２次元マ［・リク
ス作成法およびその２次元マトリクスの説明図、第１Ｏ
図はグイナミノク型メモリセルの構造図である。 図中、ＭＣＡはメモリセルアレイ、ＭＣはメモリセル、
ＰＣＡはパリティセルアレイ、ＷＬはワード線、ＢＬは
ビット線、■ＰＧは垂直パリティ発生器、ＨＰ　Ｇは水
平パリティ発生器、ＳＥＬは２次元マトリクス用セレク
ク、ＤＥＣ，ＤＥＣ′はカラムデコーダである。 出願人　富士通株式会社 代理人弁理士　青　柳　稔 第１１Ｒｊ 第２図 第３図 第４図 第５図 第６図 ４’、’ｒＡＪ 第７図 第８図 手続？ｌ１１正害（自発） 昭和６０年４ＪＩｉ６＋Ｊ 特許庁長官　志　賀　学　順 １、事件の表示 昭和５９年特許願第１１０２９５号 ２、発明の名称 誤り訂正機能を有する半導体記１ｑ装置３、補正をする
者 事件との関係　特許出願人 住所　神奈川県用崎市中原区上小ＩＩ］ｑ月０１５番地
名称　（５２２）富　士　通　株　式　会　社代表者　
山　本　車　眞 ４、代理人　〒１０１ 住所　東京都千代８１区岩本町３丁目４番５号１　′ ４−４°″　−■ 氏名　（７０１７）弁理士　青　柳　−１−１８、　？
ｄｉ正の内容 （１）明細書全文を別紙のとおり補正する。 （２）図面の第１図〜第６図を別紙のとおり補正し、第
７図〜第１“０図を削除する。 明　細　書（全文補正） １、発明の名称 誤り訂正ｖｉ清を有する半導体記１シ装置２、特許請求
の範囲 各ワード線に接続されたメモリセル群のデータで成るパ
リティチェック用の２次元マトリクスに対応して、垂直
パリティおよび水平パリティを作ってこれを記憶装置に
格納しておき、所望ワード線に接続されたメモリセル群
から読み出したデータより作成した同様な水平、垂直パ
リティと比較して当該データの誤りを検出、訂正する機
能を有する半導体記１ａ装置において、各ワード線に接
続される少なくとも１個置きのメモリセルのデータで前
記パリティチェック用２次元マトリクスを組むことによ
り、該マトリクスは該ワード線」−で隣接する２ヒツト
のデータが含まれないように構成されることを特徴とす
る誤り訂正機能を有する半導体記憶装置。 ３、発明の詳細な説明 発明の技術分野 本発明は、２次元パリティ方式による誤り訂正機能を有
する半導体記憶装置に関し、同一ワード線上で隣接する
２ビツト以上の誤りがあってもこれを検出、訂正可能に
しようとするものである。 従来技術と問題点 ダイナミック型メモリの大容量化は各セルの蓄積電荷を
減少させることになるのでα線によるソフトエラーが生
じ易くなる。メモリから読み出されたデータの奇数ビッ
トエラーはパリティチェックにより判定できるが、一般
にパリティチェックではエラーがあることは分るが、ど
れがエラーかは分らず、従ってエラー訂正はできない。 そこでパリティチェックでもエラービン１−の訂正を可
能とするために、第３図のメモリ構成が提案されている
。同図においてＭＣＡは多数のダイナミック型メモリセ
ルＭＣをマトリクス状に配列したメモリセルアレイで、
横方向には（ｋｘｍ）本のビット線ＢＬが、また縦方向
にはｎ本のワード線ＷＬが設けられる。アドレス信号が
入力して図示しないワードデコーダが動作し、１本のワ
ード線Ｗ　Ｌが選択されると該ワード線に接続された（
ｋＸｍ）ヒントのセルＭＣからデータが読み出され、マ
ルチプレクサＭＰＸでそのうらの１ビツトだけが選択さ
れる。ＤＳＧはこの選択を行うデータセレクトゲートで
、図示せぬカラムデコーダの出力で制御される。ＤＢＵ
Ｓはデータバスである。 上述した読み出し動作と同時にセレクタＳＥＬでは、選
択ワード線に接続された全てのｋＸｍビットのメモリセ
ルのデータを垂直方向ｍビット、水平方向にビットのマ
トリクスとなるように仮想的に配列し直し、垂直パリテ
ィ発生器■ＰＧと水平パリティ発生器ＨＰＧで各方向の
パリティを発生ずる。この場合にはにビットの垂直パリ
ティとｍビットの水平パリティが得られる。ＶＳＧは垂
直ハリティ発生器ＶＰＧに入力するｍビットのデータを
図示せぬデコーダ出力で選択する垂直セレクトゲート、
Ｈ２Ｃは水平パリティ発生器ＨＰＧに入力するにビット
のデータを図示せぬデコーダ出力で選択する水平セレク
トゲートである。 Ｉ）　ＣＡはデータ書込み時に上記と同様の垂直パリテ
ィおよび水平パリティを書込んでお（パリティセルアレ
イである。このパリティセルアレイＰＣＡの構成は、各
ワード線ＷＬについてそれぞれ水平パリティセルＨＰＣ
がｍビット、垂直パリティセルｖＰＣかにビットである
。ＢＬ′　はこれらのセルＨＰＣ，ＶＰＣに関する（ｋ
＋ｍ）本のビット線で、その出力はセレクタＳＥＬ内の
パリティセレクトゲートＰＳＧで選択され、パリティ発
生器ＶＰＣ；、ＨＰＧの出力と比較される。、ｃＭＰは
その比較器で、一致するとＯ１不一致のとき１を出力す
る。後述のようにこのｌ出力は、１本のワード線のデー
タをｋＸｍのＨ−Ｖマトリクスに配列し直したとき、誤
りが生しているデータヒツトを含む垂直および水平のパ
リティグループによるチェック結果が同時にエラーを示
すときに生し、これは当該データヒツトがエラーである
ことを示す。従って、この１出力をデータバスＤＢｔＪ
Ｓを一方の入力とするＥＯＲゲートＧ１に入力すれば、
そのときのデータ、つまり娯りの生じているデータは反
転され、訂正されたデータＤ（４）Ｔが得られる。 第４図は１本のワード線ＷＬに接続されるメモリセルＭ
Ｃの個数が１６個（ｋ＝４．ｍ＝４）の場合を例とした
セレクタＳＥＬの概略図で、■〜■はビット線ＢＬの番
号、０〜１５はセレクトゲートＶＳＧ、Ｈ３Ｇの各番号
１．■０〜Ｖ３．ＨＯ〜Ｈ３は垂直および水平デコーダ
の各出力である。 図示のような接続法でデコーダ出力ＶＱ−Ｖ３゜ＨＯ〜
Ｈ３を順次切り換えると、得られるマトリクスは第５図
のようになる。これは１ワード線の選択で読出される１
６ビソトＯ〜１５を順に４ビツトずつとり、それを４列
に２次元配列したちであり、ＨＰＯ〜ＨＰ３、ＶＰＯ〜
ＶＰ３は各列及び各行のパリティビットである。水平パ
リティＨＰＯ−ＨＰ３は同図のマトリクスを列（上下）
方向に加算した結果（但しＬＳＢのみ採用）として得ら
れ、また垂直パリティＶＰＯ−ＶＰ３は行（左右）方向
に加算した結果として得られる。今、■のセルで誤りが
ルしていると仮定すると、パリティ発生器ＶＰＧとＨＰ
　Ｇの出力は垂直パリティ■Ｐ１と水平パリティＨＰＩ
が書込み時と述（１ならＯｌｏなら１）になる。従って
、第３図の比較回路ＣＭＰの出力はマルチプレク号ＭＰ
Ｘが■のビット線を選択したときに１となり、エラー発
生を示すと共にデータバスＤＢＵＳ上のデータを反転さ
せてこれを修正する。 これがＨ−Ｖ　２次元パリティによる誤り検出とその訂
正の概要であるが、従来の方法では第５図に示したよう
に、パリティビットを発生する仮想的なデータマトリク
スの水平パリティグループに隣接するビット０．１．２
．・・・、４．５．６．・・・が含まれるため、同時に
隣接２ビット以上がエラーになるとこれを訂正できない
欠点がある。例えば■と■のビット線で同時に誤りか生
じていると、ＶＰＩ、’ＶＰ２は書込み時と異なりエラ
ー発生を示ずが、ＨＰＩは書込み時と異ならず、正常を
表示するので、このワード線について誤りか発生したこ
とは検出できてもどのビットがエラーなのが分らず（■
、■以外は正常とするとＪ（ＰＯ，ＨＦ２．８Ｐ３も１
品を示しているので、交点がまらない）、エラービット
を訂正することは不可能である。 このような隣接する２ビツト以」二の同時娯りはα線照
射によるソフトエラーでは生し易い。第６図はこれを説
明する素子構造図である。同図（ａｌは１１−ランジメ
タ１キヤパシタ型グイナミノクノモリのパターンレイア
ウトで、横方向にはワード線ＷＬ　ｏ　、　ＷＬ　１．
　か、また縦方向Ｇ二ＬＪヒノ１−線対（ＢＬｏ、　Ｂ
Ｌｏ）、　（ＢＬ；、　ＢＬ暑、・・・が走る。実線枠
ＤＦ上のワード線ＷＬはトランジスタＱのケーＩ電極と
なり、該枠ＤＦの拡開部はキャパシタＣとなる。ビット
線ＢＬｏ、ＢＩ＝ｏ。 ・・・・・はアルミニラｌ、配線層で、トランジスタＱ
のｌレイン拡ｔｔＨｉｆとコンタクトする。キャパシタ
Ｃの対向電極は第１屓の多結晶ンリニ１７屓で形成され
、ワード線ＷＬ　ｏ　、　ＷＬ　１．　は第２層の多結
晶シリコン層で形成される。同図（ｂｌは（ａｌのＸ〜
Ｘ′での断面で、ＳＵＢはノリコン半導体基扱、■はシ
リコン酸化膜等の絶縁膜、ＰＯＩ−は第１層の多結晶シ
リコン層、ＤＩＰは空乏層である。 ソフトエラーは、α線（ヘリウムイオンＨｅ）が空乏層
ＤＩＰを通過する際に該層内に電子・正孔対を発生さセ
、そのうちの正孔が基板ＳＵＢ側に、そして電子が拡散
層ＤＦ側に逃げ、この結果キャパシタＣ内の電荷を変化
させることにより生ずる。このソフトエラーは図示のよ
うにα線の進入角によっては同一ワード線ＷＬ上で隣接
する２ビツトまたはそれ以上で同時に起こり得る。特に
高密度化が進みセル間隔が狭くなると尚更である。 また、ＩＭｂのＤＲＡＭのような超ＬＳＩではキャパシ
タ容量を小型でも大きくとれるようにするために、第６
図ｆｃｌのように溝を掘り、キャパシタ部を立体化して
大面積化しようとする構造も提案されている。このよう
な場合には一層、隣接する空乏層ＤＩＰを同しα線Ｈｅ
が横切り易（なるので、益々同じワード線で２ビツト以
上のソフトエラーが起こる確率が高まる。 かかる素子構造を背景に第５図のデータマトリクスを見
直すと、ビット線ＢＬからのデータセレクトを単純に■
から＠に向けて順番４個ずつ４プロツレに分けて行うと
、■■■■、■■■■、・・・・・・のように隣接する
４ビツトが同一の行または列に配列されてしまう。この
ため、例えば■に注意した場合、■１方向には■■■０
という様に各３ビツトの間隔があるで、隣接する４ビツ
トが同時にソフトエラーを生しなければ（この確率は著
しく低い）、パリティＶＰＩは娯り訂正に使用できる。 しかし、Ｈ１方向には■■■■のように全てが隣接して
並んでいるので、■■または■■のような２ビツトエラ
ーが同時に起る確率は高い。 発明の目的 本発明は、各ワード線のデータビットを水平、垂直パリ
ティのマトリクスに組む際に、隣接する２ビツトが同一
パリティマトリクスに入らないようにして、隣接する２
ビツトまたはそれ以上の同時エラーも訂正可能にしよう
とするものである。 発明の構成 本発明は、各ソート線に接続されたメモリセル群のデー
タに対し、ワード線毎に該データを仮想的に配列して成
るパリティチェック用の２〆元マトリクスに対応して、
垂直パリティおよび水平パリティを作ってこれを記憶装
置に格納しておき、所望ワード線に接続されたメモリセ
ル群から読み出したデータより作成した同様な水平、垂
直パリティと比較して当該データの誤りを検出、訂正す
る機能を有する半導体記憶装置において、各ワード線に
接続される少なくとも１個置きのメモリセルのデータで
前記パリティヂエソク用２次元マトリクスを組むことに
より、該マトリクスは同し水平、垂直パリティグループ
に該ワード線上で隣接する２ビツトのデータが含まれな
いように構成されることを特徴とするものである。 前述したようα線による２ビツト以上のソフトエラーが
同時に起こるとすれば、それは隣接するメモリセルに往
する確率が非常に高い。そこで、２次元パリティマトリ
クスを組む際に、同しパリティマトリクスに隣接メモリ
セルのデータがなければ、１ワード線につき隣接２ヒツ
トのエラーか生していてもこれを訂正できる。以下、実
施例を参照しながらこれを詳細に説明する。 発明の実施例 第１図および第２図は本発明の一実施例を示す説明図で
ある。 本実施例は１本のワード線ＷＬに接続された多数のメモ
リセルＭＣｏ、ＭＣ１，ＭＣ２，・・・・・・を１つお
きに左右のＨ−■パリティ訂正回路１．　ＩＩに振り分
け、この段階で隣接する２ビツトを分離してしまおうと
するものである。パリティ訂正回路［、ＩＩはそれぞれ
第３図および第４図に示したのと同様のセレクタＳＥＬ
、パリティセルアレイＰＣＡ、パリティ発住器ＶＰＧ、
ＨＰＧ等、パリティ訂正に必要な機能を備えているので
、例えばＨ−Ｖパリティ訂正回路１で仮想的に紐まれる
データマトリクスは第２図に示すとおりとなる。このマ
トリクスでは、偶数番目のビット線ＢＬｏ。 ＢＬ　２．・・・・・に接続されたメモリセルＭＣｏ、
ＭＣ２，・・・・・・データのみが使われているので、
同一ワート線に接続された隣接メモリゼルのデータがパ
リティ訂正に使われることがなく、隣接２ビノト連続誤
りが発生しても訂正が可能である。Ｈ−■パリティ訂正
回路■でのデータマトリクスも第２図同様であり、但し
使用されるデータは奇数番目メモリセルＭＣＩ、ＭＣ３
，・・・・・・ＭＣ３，のテ′−夕となる。 発明の効果 以上述べたように本発明によれば、１本のワード線で同
時に選択される多数のデータビットで２次元のパリティ
マトリクスを組む際、少なくともワード線上で隣接する
２ビツトを同じパリティマトリクスに入れないようにし
たので、α線によるソフトエラー等で同じワード線に同
時に２ビツトのエラーが生じてもこれを訂正できる利点
がある。 ４、図面の簡単な説明 第１図および第２図は本発明の実施例を示す要部構成図
、第３図は従来の誤り訂正機能を備えたメモリ全体の概
略構成図、第４図および第５図は従来の２次元マトリク
ス作成法およびその２次元マトリクスの説明図、第６図
はダイナミック型メモリセルの構造図である。 図中、ＭＣＡはメモリセルアレイ、ＭＣはメモ１５セル
、ＰＣＡはパリティセルアレイ、ＷＬはワード線、ＢＬ
はビット綿、ＶＰＧは垂直パリティ発生器、ＨＰＧは水
平パリティ発生器、ＳＥＬは２次元マトリクス用セレク
ク、ＤＥＣ，ＤＥＣはカラムデコーダである。 出願人　富士通株式会社 代理人弁理士　青　柳　検 音１図 ＨＯＨＩ　Ｈ２Ｈ３ 第：３図 第４図 第５図 ＨＯＨｌ　１−１２　Ｈ３

Claims (1)

【特許請求の範囲】
1. 各ワード線に接続されるメモリセルのデータをワード線
   毎に仮想的にパリティチェック用の２次元マトリクスに
   配列し、該マトリクスで垂直パリティおよび水平パリテ
   ィを作ってこれを記憶装置に格納しておき、記憶装置よ
   り読み出したデータより作成した同様な水平、垂直パリ
   ティと比較して当該データの誤りを検出、訂正する機能
   を有する半導体記憶装置において、該マトリクスは同じ
   水平、垂直パリティグループに該ワード線上で隣接する
   ２ビツトのデータが含まれないように構成されることを
   特徴とする誤り訂正機能を有する半導体記憶装置。