JPH038040B2 - - Google Patents
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- JPH038040B2 JPH038040B2 JP59110295A JP11029584A JPH038040B2 JP H038040 B2 JPH038040 B2 JP H038040B2 JP 59110295 A JP59110295 A JP 59110295A JP 11029584 A JP11029584 A JP 11029584A JP H038040 B2 JPH038040 B2 JP H038040B2
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- JP
- Japan
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- parity
- data
- word line
- bits
- matrix
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、２次元パリテイ方式による誤り訂正
機能を有する半導体記憶装置に関し、同一ワード
線上で隣接する２ビツト以上の誤りがあつてもこ
れを検出、訂正可能にしようとするものである。
機能を有する半導体記憶装置に関し、同一ワード
線上で隣接する２ビツト以上の誤りがあつてもこ
れを検出、訂正可能にしようとするものである。
従来技術と問題点
ダイナミツク型メモリの大容量化は各セルの蓄
積電荷を減少させることになるのでα線によるソ
フトエラーが生じ易くなる。メモリから読み出さ
れたデータの奇数ビツトエラーはパリテイチエツ
クにより判定できるが、一般にパリテイチエツク
ではエラーがあることは分るが、どれがエラーか
は分らず、従つてエラー訂正はできない。そこで
パリテイチエツクでもエラービツトの訂正を可能
とするために、第３図のメモリ構成が提案されて
いる。同図においてMCAは多数のダイナミツク
型メモリセルMCをマトリクス状に配列したメモ
リセルアレイで、横方向には（ｋ×ｍ）本のビツ
ト線BLが、また縦方向にはｎ本のワード線WL
が設けられる。アドレス信号が入力して図示しな
いワードデコーダが動作し、１本のワード線WL
が選択されるとワード線に接続された（ｋ×ｍ）
ビツトのセルMCからデータが読み出され、マル
チプレクサMPXでそのうちの１ビツトだけが選
択される。DSGはこの選択を行うデータセレク
トゲートで、図示せぬカラムデコーダの出力で制
御される。DBUSはデータバスである。
積電荷を減少させることになるのでα線によるソ
フトエラーが生じ易くなる。メモリから読み出さ
れたデータの奇数ビツトエラーはパリテイチエツ
クにより判定できるが、一般にパリテイチエツク
ではエラーがあることは分るが、どれがエラーか
は分らず、従つてエラー訂正はできない。そこで
パリテイチエツクでもエラービツトの訂正を可能
とするために、第３図のメモリ構成が提案されて
いる。同図においてMCAは多数のダイナミツク
型メモリセルMCをマトリクス状に配列したメモ
リセルアレイで、横方向には（ｋ×ｍ）本のビツ
ト線BLが、また縦方向にはｎ本のワード線WL
が設けられる。アドレス信号が入力して図示しな
いワードデコーダが動作し、１本のワード線WL
が選択されるとワード線に接続された（ｋ×ｍ）
ビツトのセルMCからデータが読み出され、マル
チプレクサMPXでそのうちの１ビツトだけが選
択される。DSGはこの選択を行うデータセレク
トゲートで、図示せぬカラムデコーダの出力で制
御される。DBUSはデータバスである。
上述した読み出し動作と同時にセレクタSELで
は、選択ワード線に接続された全てのｋ×ｍビツ
トのメモリセルのデータを垂直方向ｍビツト、水
平方向ｋビツトのマトリクスとなるように仮想的
に配列し直し、垂直パリテイ発生器VPGと水平
パリテイ発生器HPGで各方向のパリテイを発生
する。この場合にはｋビツトの垂直パリテイとｍ
ビツトの水平パリテイが得られる。VSGは垂直
パリテイ発生器VPGに入力するｍビツトのデー
タ図示せぬデコーダ出力で選択する垂直セレクト
ゲート、HSGは水平パリテイ発生器HPGに入力
するｋビツトのデータを図示せぬデコーダ出力で
選択する水平セレクトゲームである。
は、選択ワード線に接続された全てのｋ×ｍビツ
トのメモリセルのデータを垂直方向ｍビツト、水
平方向ｋビツトのマトリクスとなるように仮想的
に配列し直し、垂直パリテイ発生器VPGと水平
パリテイ発生器HPGで各方向のパリテイを発生
する。この場合にはｋビツトの垂直パリテイとｍ
ビツトの水平パリテイが得られる。VSGは垂直
パリテイ発生器VPGに入力するｍビツトのデー
タ図示せぬデコーダ出力で選択する垂直セレクト
ゲート、HSGは水平パリテイ発生器HPGに入力
するｋビツトのデータを図示せぬデコーダ出力で
選択する水平セレクトゲームである。
PCAはデータ書込み時に上記同様の垂直パリ
テイおよび水平パリテイ書込んでおくパリテイセ
ルアレイである。このパリテイセルアレイPCA
の構成は、各ワード線WLについてそれぞれ水平
パリテイセルHPGがｍビツト、垂直パリテイセ
ルVPCがｋビツトである。BL′はこれらのセル
HPC，VPCに関する（ｋ＋ｍ）本のビツト線で、
その出力はセレクタSEL内のパリテイセレクトゲ
ームPSGで選択され、パリテイ発生器VPG，
HPGの出力と比較される。GMPはその比較器
で、一致すると０、不一致のとき１を出力する。
後述のようにこの１出力は、１本のワード線のデ
ータをｋ×ｍのＨ−Ｖマトリクスに配列し直した
とき、誤りが生じているデータビツトを含む垂直
および水平のパリテイグループによるチエツク結
果が同時にエラーを示すときに生じ、これは当該
データビツトがエラーであることを示す。従つ
て、この１出力をデータバスDBUSを一方の入力
とするEORゲートG1に入力すれば、そのときの
データ、つまり誤りの生じているデータは反転さ
れ、訂正されたデータDOUTが得られる。
テイおよび水平パリテイ書込んでおくパリテイセ
ルアレイである。このパリテイセルアレイPCA
の構成は、各ワード線WLについてそれぞれ水平
パリテイセルHPGがｍビツト、垂直パリテイセ
ルVPCがｋビツトである。BL′はこれらのセル
HPC，VPCに関する（ｋ＋ｍ）本のビツト線で、
その出力はセレクタSEL内のパリテイセレクトゲ
ームPSGで選択され、パリテイ発生器VPG，
HPGの出力と比較される。GMPはその比較器
で、一致すると０、不一致のとき１を出力する。
後述のようにこの１出力は、１本のワード線のデ
ータをｋ×ｍのＨ−Ｖマトリクスに配列し直した
とき、誤りが生じているデータビツトを含む垂直
および水平のパリテイグループによるチエツク結
果が同時にエラーを示すときに生じ、これは当該
データビツトがエラーであることを示す。従つ
て、この１出力をデータバスDBUSを一方の入力
とするEORゲートG1に入力すれば、そのときの
データ、つまり誤りの生じているデータは反転さ
れ、訂正されたデータDOUTが得られる。
第４図は１本のワード線WLに接続されるメモ
リセルMCの個数が16個（ｋ＝４、ｍ＝４）の場
合を例としたセレクSELの概略図で、〜はビ
ツト線BLの番号、０〜15はセレクトゲート
VSG，HSGの各番号、V0〜V3、H0〜H3は垂直
および水平デコーダの各出力である。図示のよう
な接続法でデコーダ出力V0〜V3、H0〜H3を順
次切り換えると、得られるマトリクスは第５図の
ようになる。これは１ワード線の選択で読出され
る16ビツト０〜15を順に４ビツトずつとり、それ
を４列に２次元配列したもであり、HP０〜HP
３、VP０〜VP３は各列及び各行のパリテイビツ
トである。水平パリテイHP０〜HP３は同図の
マトリクス列（上下）方向に加算した結果（但し
LSBのみ採用）として得られ、また垂直パリテ
イVP０〜VP３は行（左右）方向に加算した結果
として得られる。今、のセルで誤りが生じてい
ると仮定すると、パリテイ発生器VPGとHPGの
出力は垂直パリテイVP１と水平パリテイHP１
が書込み時と逆（１なら０、０なら１）になる。
従つて、第３図の比較回路CMPの出力はマルチ
プレクサMPXがのビツト線を選択したときに
１となり、エラー発生を示すと共にデータバス
DBUS上のデータを反転させてこれを修正する。
リセルMCの個数が16個（ｋ＝４、ｍ＝４）の場
合を例としたセレクSELの概略図で、〜はビ
ツト線BLの番号、０〜15はセレクトゲート
VSG，HSGの各番号、V0〜V3、H0〜H3は垂直
および水平デコーダの各出力である。図示のよう
な接続法でデコーダ出力V0〜V3、H0〜H3を順
次切り換えると、得られるマトリクスは第５図の
ようになる。これは１ワード線の選択で読出され
る16ビツト０〜15を順に４ビツトずつとり、それ
を４列に２次元配列したもであり、HP０〜HP
３、VP０〜VP３は各列及び各行のパリテイビツ
トである。水平パリテイHP０〜HP３は同図の
マトリクス列（上下）方向に加算した結果（但し
LSBのみ採用）として得られ、また垂直パリテ
イVP０〜VP３は行（左右）方向に加算した結果
として得られる。今、のセルで誤りが生じてい
ると仮定すると、パリテイ発生器VPGとHPGの
出力は垂直パリテイVP１と水平パリテイHP１
が書込み時と逆（１なら０、０なら１）になる。
従つて、第３図の比較回路CMPの出力はマルチ
プレクサMPXがのビツト線を選択したときに
１となり、エラー発生を示すと共にデータバス
DBUS上のデータを反転させてこれを修正する。
これがＨ−V2次元パリテイによる誤り検出と
その訂正の概要であるが、従来の方法では第５図
に示したように、パリテイビツト発生する仮想的
なデータマトリクスの水平パリテイグループに隣
接するビツト０、１、２、…、４、５、６、…が
含まれるため、同時に隣接２ビツト以上がエラー
になるとこれを訂正できない欠点がある。例えば
とのビツト線で同時に誤りが生じていると、
VP１、VP２は書込み時と異なりエラー発生を示
すが、HP１は書込み時と異ならず、正常を表示
するので、このワード線について誤りが発生した
ことは検出できてもどのビツトがエラーなのか分
らず（、以外は正常とするとHP０、HP２、
HP３も正常を示しているので、交点が求まらな
い）、エラービツトを訂正することは不可能であ
る。
その訂正の概要であるが、従来の方法では第５図
に示したように、パリテイビツト発生する仮想的
なデータマトリクスの水平パリテイグループに隣
接するビツト０、１、２、…、４、５、６、…が
含まれるため、同時に隣接２ビツト以上がエラー
になるとこれを訂正できない欠点がある。例えば
とのビツト線で同時に誤りが生じていると、
VP１、VP２は書込み時と異なりエラー発生を示
すが、HP１は書込み時と異ならず、正常を表示
するので、このワード線について誤りが発生した
ことは検出できてもどのビツトがエラーなのか分
らず（、以外は正常とするとHP０、HP２、
HP３も正常を示しているので、交点が求まらな
い）、エラービツトを訂正することは不可能であ
る。
このような隣接する２ビツト以上の同時誤りは
α線照射によるソフトエラーでは生じ易い。第６
図はこれを説明する素子構造図である。同図ａは
１トランジスタ１キヤパシタ型ダイナミツクメモ
リのパターンレイアウトで、横方向にはワード線
WL0，WL1，…が、また縦方向にはビツト線対
（BL0，0）、（BL1，1）、…が走る。実線枠
DF上のワード線WLはトランジスタＱのゲート
電極となり、該枠DFの拡開部はキヤパシタＣと
なる。ビツト線BL0，0，……はアルミニウム
配線層で、トランジスタＱのドレイン拡散層とコ
ンタクトする。キヤパシタＣの対向電極は第１層
の多結晶シリコン層で形成され、ワード線WL0，
WL1，…は第２層の多結晶シリコン層で形成さ
れる。同図ｂはａのＸ−X′での断面で、SUBは
シリコン半導体基板、はシリコン酸化膜等の絶
縁膜、POLは第１層の多結晶シリコン層、DIPは
空乏層である。
α線照射によるソフトエラーでは生じ易い。第６
図はこれを説明する素子構造図である。同図ａは
１トランジスタ１キヤパシタ型ダイナミツクメモ
リのパターンレイアウトで、横方向にはワード線
WL0，WL1，…が、また縦方向にはビツト線対
（BL0，0）、（BL1，1）、…が走る。実線枠
DF上のワード線WLはトランジスタＱのゲート
電極となり、該枠DFの拡開部はキヤパシタＣと
なる。ビツト線BL0，0，……はアルミニウム
配線層で、トランジスタＱのドレイン拡散層とコ
ンタクトする。キヤパシタＣの対向電極は第１層
の多結晶シリコン層で形成され、ワード線WL0，
WL1，…は第２層の多結晶シリコン層で形成さ
れる。同図ｂはａのＸ−X′での断面で、SUBは
シリコン半導体基板、はシリコン酸化膜等の絶
縁膜、POLは第１層の多結晶シリコン層、DIPは
空乏層である。
ソフトエラーは、α線（ヘリウムイオンHe+）
が乏層DIPを通過する際に該層内に電子・正孔対
を発生させ、そのうちの正孔が基板SUB側に、
そして電子が拡散層DF側に逃げ、この結果キヤ
パシタＣ内の電荷を変化させることにより生ず
る。このソフトエラーは図示のようにα線の進入
角によつては同一ワード線WL上で隣接する２ビ
ツトまたはその以上で同時に起こり得る。特に高
密度化が進みセル間隔が狭くなると尚更である。
また、1MbのDRAMのような超LSIではキヤパ
シタ容量を小型でも大きくとれるようにするため
に、第６図ｃのように溝を掘り、キヤパシタ部を
立体化して大面積化しようとする構造も提案され
ている。このような場合には一層、隣接する空乏
層DIPを同じα線He+が横切り易くなるので、
益々同じワード線で２ビツト以上のソフトエラー
が起こる確率が高まる。
が乏層DIPを通過する際に該層内に電子・正孔対
を発生させ、そのうちの正孔が基板SUB側に、
そして電子が拡散層DF側に逃げ、この結果キヤ
パシタＣ内の電荷を変化させることにより生ず
る。このソフトエラーは図示のようにα線の進入
角によつては同一ワード線WL上で隣接する２ビ
ツトまたはその以上で同時に起こり得る。特に高
密度化が進みセル間隔が狭くなると尚更である。
また、1MbのDRAMのような超LSIではキヤパ
シタ容量を小型でも大きくとれるようにするため
に、第６図ｃのように溝を掘り、キヤパシタ部を
立体化して大面積化しようとする構造も提案され
ている。このような場合には一層、隣接する空乏
層DIPを同じα線He+が横切り易くなるので、
益々同じワード線で２ビツト以上のソフトエラー
が起こる確率が高まる。
かかる素子構造を背景に第５図のデータマトリ
クスを見直すと、ビツト線BLからのデータセレ
クトを単純にからに向けて順番４個ずつ４ブ
ロツクに分けて行うと、、、…
…のように隣接する４ビツトが同一の行または列
に配列されてしまう。このため、例えばに注意
した場合、V1方向にはという様に各３
ビツトの間隔があるで、隣接する４ビツトが同時
にソフトエラーを生じなければ（この確率は著し
く低い）、パリテイVP１は誤り訂正に使用でき
る。しかし、H1方向にはのように全て
が隣接して並んでいるので、またはのよ
うな２ビツトエラーが同時に起る確率は高い。
クスを見直すと、ビツト線BLからのデータセレ
クトを単純にからに向けて順番４個ずつ４ブ
ロツクに分けて行うと、、、…
…のように隣接する４ビツトが同一の行または列
に配列されてしまう。このため、例えばに注意
した場合、V1方向にはという様に各３
ビツトの間隔があるで、隣接する４ビツトが同時
にソフトエラーを生じなければ（この確率は著し
く低い）、パリテイVP１は誤り訂正に使用でき
る。しかし、H1方向にはのように全て
が隣接して並んでいるので、またはのよ
うな２ビツトエラーが同時に起る確率は高い。
発明の目的
本発明は、各ワード線のデータビツトを水平、
垂直パリテイのマトリクスに組む際に、隣接する
２ビツトが同一パリテイマトリクスに入らないよ
うにして、隣接する２ビツトまたはそれ以上の同
時エラーも訂正可能にしようとするものである。
垂直パリテイのマトリクスに組む際に、隣接する
２ビツトが同一パリテイマトリクスに入らないよ
うにして、隣接する２ビツトまたはそれ以上の同
時エラーも訂正可能にしようとするものである。
発明の構成
本発明は、各ワード線に接続されたメモリセル
群のデータに対し、ワード線毎に該データを仮想
的に配列して成るパリテイチエツク用の２次元マ
トリクスに対応して、垂直パリテイおよび水平パ
リテイを作つてこれを記憶装置に格納しておき、
所望ワード線に接続されたメモリセル群から読み
出したデータより作成した同様な水平、垂直パリ
テイと比較して当該データの誤りを検出、訂正す
る機能を有する半導体記憶装置において、各ワー
ド線に接続される少なくとも１個置きのメモリセ
ルのデータで前記パリテイチエツク用２次元マト
リクスを組むことにより、該マトリクスは同じ水
平、垂直パリテイグループに該ワード線上で隣接
する２ビツトのデータが含まれないように構成さ
れることを特徴とするものである。
群のデータに対し、ワード線毎に該データを仮想
的に配列して成るパリテイチエツク用の２次元マ
トリクスに対応して、垂直パリテイおよび水平パ
リテイを作つてこれを記憶装置に格納しておき、
所望ワード線に接続されたメモリセル群から読み
出したデータより作成した同様な水平、垂直パリ
テイと比較して当該データの誤りを検出、訂正す
る機能を有する半導体記憶装置において、各ワー
ド線に接続される少なくとも１個置きのメモリセ
ルのデータで前記パリテイチエツク用２次元マト
リクスを組むことにより、該マトリクスは同じ水
平、垂直パリテイグループに該ワード線上で隣接
する２ビツトのデータが含まれないように構成さ
れることを特徴とするものである。
前述したようα線による２ビツト以上のソフト
エラーが同時に起こるとすれば、それは隣接する
メモリセルに生ずる確率が非常に高い。そこで、
２次元パリテイマトリクス組む際に、同じパリテ
イマトリクスに隣接メモリセルのデータがなけれ
ば、１ワード線につき隣接２ビツトのエラーが生
じていてもこれを訂正できる。以下、実施例を参
照しながらこれを詳細に説明する。
エラーが同時に起こるとすれば、それは隣接する
メモリセルに生ずる確率が非常に高い。そこで、
２次元パリテイマトリクス組む際に、同じパリテ
イマトリクスに隣接メモリセルのデータがなけれ
ば、１ワード線につき隣接２ビツトのエラーが生
じていてもこれを訂正できる。以下、実施例を参
照しながらこれを詳細に説明する。
発明の実施例
第１図および第２図は本発明の一実施例を示す
説明図である。
説明図である。
本実施例は１本のワード線WLに接続された多
数のメモリセルMC0，MC1，MC2，……を１つ
おきに左右のＨ−Ｖパリテイ訂正回路，に振
り分け、この段階で隣接する２ビツト分離してし
まおうとするものである。パリテイ訂正回路，
はそれぞれ第３図および第４図に示したのと同
様のセレクタSEL、パリテイセルアレイPCA、
パリテイ発生器VPC，HPG等、パリテイ訂正に
必要な機能を備えているので、例えばＨ−Ｖパリ
テイ訂正回路Ｉで仮想的に組まれるデータマトリ
クスは第２図に示すとおりとなる。このマトリク
スでは、偶数番目のビツト線BL0，BL2，……に
接続されたメモリセルMC0，MC2，……データ
のみが使われているので、同一ワード線に接続さ
れた隣接メモリセルのデータがパリテイ訂正に使
われることがなく、隣接２ビツト続誤りが発生し
ても訂正が可能である。Ｈ−Ｖパリテイ訂正回路
でのデータマトリクスも第２図同様であり、但
し使用されるデータは奇数番目メモリセルMC1，
MC3，……MC31のデータとなる。
数のメモリセルMC0，MC1，MC2，……を１つ
おきに左右のＨ−Ｖパリテイ訂正回路，に振
り分け、この段階で隣接する２ビツト分離してし
まおうとするものである。パリテイ訂正回路，
はそれぞれ第３図および第４図に示したのと同
様のセレクタSEL、パリテイセルアレイPCA、
パリテイ発生器VPC，HPG等、パリテイ訂正に
必要な機能を備えているので、例えばＨ−Ｖパリ
テイ訂正回路Ｉで仮想的に組まれるデータマトリ
クスは第２図に示すとおりとなる。このマトリク
スでは、偶数番目のビツト線BL0，BL2，……に
接続されたメモリセルMC0，MC2，……データ
のみが使われているので、同一ワード線に接続さ
れた隣接メモリセルのデータがパリテイ訂正に使
われることがなく、隣接２ビツト続誤りが発生し
ても訂正が可能である。Ｈ−Ｖパリテイ訂正回路
でのデータマトリクスも第２図同様であり、但
し使用されるデータは奇数番目メモリセルMC1，
MC3，……MC31のデータとなる。
発明の効果
以上述べたように本発明によれば、１本のワー
ド線で同時に選択される多数のデータビツトで２
次元のパリテイマトリクスを組む際、少なくとも
ワード線上で隣接する２ビツト同じパリテイマト
リクスに入れないようにしたので、α線によるソ
フトエラー等で同じワード線に同時に２ビツトの
エラーが生じてもこれを訂正できる利点がある。
ド線で同時に選択される多数のデータビツトで２
次元のパリテイマトリクスを組む際、少なくとも
ワード線上で隣接する２ビツト同じパリテイマト
リクスに入れないようにしたので、α線によるソ
フトエラー等で同じワード線に同時に２ビツトの
エラーが生じてもこれを訂正できる利点がある。
第１図および第２図は本発明の実施例を示す要
部構成図、第３図は従来の誤り訂正機能を備えた
メモリ全体の概略構成図、第４図および第５図は
従来の２次元マトリクス作成法およびその２次元
マトリクスの説明図、第６図はダイナミツク型メ
モリセルの構造図である。 図中、MCAはメモリセルアレイ、MCはメモ
リセル、PCAはパリテイセルアレイ、WLはワー
ド線、BLはビツト線、VPGは垂直パリテイ発生
器、HPGは水平パリテイ発生器、SELは２次元
マトリクス用セレクタ、DEC，DEC′はカラムデ
コーダである。
部構成図、第３図は従来の誤り訂正機能を備えた
メモリ全体の概略構成図、第４図および第５図は
従来の２次元マトリクス作成法およびその２次元
マトリクスの説明図、第６図はダイナミツク型メ
モリセルの構造図である。 図中、MCAはメモリセルアレイ、MCはメモ
リセル、PCAはパリテイセルアレイ、WLはワー
ド線、BLはビツト線、VPGは垂直パリテイ発生
器、HPGは水平パリテイ発生器、SELは２次元
マトリクス用セレクタ、DEC，DEC′はカラムデ
コーダである。
Claims (1)
- １ 各ワード線に接続されたメモリセル群のデー
タに対し、ワード線毎に該データを仮想的に配列
して成るパリテイチエツク用の２次元マトリクス
に対応して、垂直パリテイおよび水平パリテイを
作つてこれを記憶装置に格納しておき、所望ワー
ド線に接続されたメモリセル群から読み出したデ
ータより作成した同様な水平、垂直パリテイと比
較して当該データの誤りを検出、訂正する機能を
有する半導体記憶装置において、各ワード線に接
続される少なくとも１個置きのメモリセルのデー
タで前記パリテイチエツク用２次元マトリクスを
組むことにより、該マトリクスは該ワード線上で
隣接する２ビツトのデータが含まれないように構
成されることを特徴とする誤り訂正機能を有する
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110295A JPS60253100A (ja) | 1984-05-30 | 1984-05-30 | 誤り訂正機能を有する半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110295A JPS60253100A (ja) | 1984-05-30 | 1984-05-30 | 誤り訂正機能を有する半導体記憶装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081064A Division JPS60254261A (ja) | 1985-04-16 | 1985-04-16 | 誤り訂正機能を有する半導体記憶装置 |
| JP60081065A Division JPS60254262A (ja) | 1985-04-16 | 1985-04-16 | 誤り訂正機能を有する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253100A JPS60253100A (ja) | 1985-12-13 |
| JPH038040B2 true JPH038040B2 (ja) | 1991-02-05 |
Family
ID=14532071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110295A Granted JPS60253100A (ja) | 1984-05-30 | 1984-05-30 | 誤り訂正機能を有する半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011067892A1 (ja) * | 2009-12-03 | 2011-06-09 | パナソニック株式会社 | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112299A (ja) * | 1985-11-12 | 1987-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 自己訂正半導体メモリ |
-
1984
- 1984-05-30 JP JP59110295A patent/JPS60253100A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011067892A1 (ja) * | 2009-12-03 | 2011-06-09 | パナソニック株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60253100A (ja) | 1985-12-13 |
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