JPS60254360A - 情報処理装置におけるデ−タの移送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は情報処理装置におけるデータ移送方式％式％ 情報処理装置相互間や、情報処理装置と他の機器との間
に通信回線等を介してデータを伝送する場合、アドレス
が最も小さいバイトから順に、また１バイト内では重み
の最も小さいバイトから順に伝送することが当業界の標
準になっている。また、ファクシミリなどのイメージデ
ータは走査順に伝送することが標準になっている。した
がって。

イメージデータの主記憶上における配列の形式は。

第３図（、）に示すようになるし、数値データの配列は
２機種によって異なるが２第３図（ｂ）に示す形式のも
のが多い。また２文字データの場合は、第３図（ｃ）の
形式によるのが一般的である。

第３図における３種のデータの形式を比べると。

これらを処理するときに、数値データや文字データはそ
のままの形でデータレジスンにロードすればよいのに対
して、イメージデータではバイト内のビットの順序を逆
にしてロードしないと連続したドツト（画素）が連続し
たビットに対応し々いことになり、処理の困難なことが
わかる。データの形式を変えると、既存のデータやプロ
グラムとの互換性がなくなるため、データの形式を変え
ることなく、この問題を解決する必要があった。

しかるに、従来の情報処理装置では、記憶手段相互の間
（例えば、主記憶装置内の２つの領域間。

主記憶装置とデータレジスタ間、２つのデータレジスタ
間など）におけるデータの移送時において。

移送元と移送先のデータの各領域を構成する各バイト内
のビットの対応の方法が固定されておシ。

プログラムからの指定によって変更することができなか
った。この問題を解決するために、コード変換表を適当
に準備しておき、コード変換命令を用いることによって
ビット順を反転するようにした機種が知られているが、
この方法では、１バイト移送するたびにコード変換表を
読み出さねばならず、移送効率の低下を招くという欠点
があった。

〔発明の目的〕

本発明の目的は、プログラムによシ移送元と移送先のビ
ット対応を指定する機能を設けることによシ、上記従来
の問題点を解決し、伝送に適した形式と処理に適した形
式との間の相互変換を容易に、かつ効率よく行うことの
できる情報処理装置におけるデータの移送方式を提供す
ることにある。

〔発明の構成〕

本発明によるデータの移送方式は、記憶手段とプログラ
ム実行手段とを含んでなる情報処理装置において、前記
プログラムによ）前記記憶手段中の第１および第２の移
送対象領域と移送データのビット対応とを指定する手段
と、該指定手段によシ指定されたビット対応で前記第１
および第２の移送対象領域間でデータを移送する手段と
を設け。

該移送手段は、移送命令の実行時に、前記ビット対応指
定が正順の場合には、送シ側領域のそのままのビット順
序でデータを受け領領域に移送し。

前記ビット対応指定が逆順の場合には、送シ側領域のバ
イトの順序はそのままでバイト内のビットの順序を反転
させて受け領領域に移送することを特徴とする。

〔発明の実施例〕

次に２本発゛明によるデータ移送方式について実施例を
挙げ９図面を参照して詳細に説明する。

第１図は９本発明による実施例の構成を示すブロック図
である。図において、１はバス、２は主記憶装置、３は
データレジスタ、４は制御回路。

５は演算回路である。また、６は命令レジスタ。

７及び８はそれぞれ入力レジスタ及び出力レジスタであ
り、パス１に接続されて、データの入出力のインタフェ
ースを構成する。９及び１０はマルチプレクサである。

まだ、３１〜３４はそれぞれアドレス出力信号、データ
出力信号、データ入力信号及びピント対応指定信号を導
く信号線であシ。

３５はデータレジスタ３を選択する信号線である。

上記２つのマルチプレクサ９及び１０はそれぞれ同じに
構成されておシ、その具体的な構成は、第２図のブロッ
ク図に示されている。この第２図においては、１バイト
（＝８ビット）分のみを示しであるが、実際にはバスの
バイト幅分に対応して同じ構成の回路が並列に存在する
ことになる。そして、この実施例では、パスはすべて４
バイト幅と仮定する。第２図において、４１〜４８は各
ビットに対応するマルチプレクサであシ、このうち４１
が最高位のビット、４８が最低位のビットである。５１
〜５８．６１〜６８．及び７１〜７８はそれぞれ入力信
号線を示し、マルチプレクサ９ではそれぞれ入力レジス
タ７．制御回路４．及び演算回路５に接続される。また
、マルチプレクサ１０では、マルチプレクサ９と区別す
るために同じ符号にダラシ−を付して説明すると、入力
信号線５１′〜５８′はデータレジスタ３に接続され、
入力信号線６１′〜６８′は制御回路４に接続されてい
る。入力信号線７１′〜７８′は使用しない。マルチプ
レクサ９では、各マルチプレクサの出力信号線８１〜８
８はデータレジスタ３に接続され、出力信号線９１〜９
８は使用しない。一方、マルチプレクサ１０では、出力
信号線８１′〜８８′は出力レジスタ８に接続され、出
力信号線９１′〜９８′は演算回路５に接続されている
。また、エンコーダ４９（または４９′）は制御入力信
号３３．’３４（ｔたは３．１，３２．３４）に基づい
て選択信号３８゜３９（または３８’、３９’）を作成
する。

上記のごとく構成された実施例の動作についてまず、主
Ｈａからデータレジスタ３へ１　ｍ　（Ｄ　ｆ−夕をロ
ードする場合を説明する。プログラムは予めビット対応
の指定を正順か逆順かのどちらか希望する方に定め、制
御回路４の信号線３４を該当するビット対応指定信号の
出力状態に設定しておく。次に、ロード命令を出すと、
制御回路４は信号線３１のアドレス出力信号をオンにす
る。これによって、上記ロード命令中に含まれるアドレ
ス部がマルチプレクサ１００入力信 に入力され，これが出力レジスタ８からバス１を介して
主記憶装置２に送られる。続いて，制御回路４は信号線
３１のアドレス出力信号をオフに。

信号線３３のデータ入力信号をオンにすると，主記憶装
置２から読み出されたデータは，バス１から入力、レジ
スタ７を介してマルチプレクサ９０入力信 サ９では，制御回路４の信号線３３および３４から制御
入力信号をうけ，入力信号線５１〜５８の正順入力，又
は逆順入力を選択し，出力信号線８１〜８８から信号線
３３上のデータレジスタ選択信号で指定されたデータを
うけて，これをデータレジスタ３に格納する。

逆に，データレジスタ３から主記憶装置２へ１語のデー
タをストアする場合，プログラムは予めビット対応指定
を正順か逆順かのいずれか希望する方に定め，制御回路
４の信号線３４を該当するビット対応指定信号の出力状
態に設定しておく。

次に，ストア命令を出すと，制御回路４は信号線３１の
アドレス出力信号をオンにする。これによって、上記ス
トア命令中に含まれるアドレス部がマルチプレクサ１０
の入力信号線６１′〜６８′に入力され，これが出力レ
ジスタ８からバス１を介して主記憶装置２に送られる。

続いて，制御回路４は信号線３１のアドレス出力信号を
オフに，信号ｍ３２のデータ出力時号をオンにすると，
信号線３３上のデータレジスタ選択信号で指定されたデ
ータレジスタ３が読み出され，マルチプレクサ１０の入
力信号線５１′〜５８′に供給される。マルチプレクサ
１０では，制御入力信号３１．３２．３４に基づいて入
力信号線５１′〜５８′の正順入力，又は逆順入力を選
択し，出力信号線８１′〜８８′から出力レジスタ８に
供給され，バス１を介して主記憶装置２にデータが格納
される。

マルチプレクサ９及び１０の動作を更に詳細に説明する
と，各マルチプレクサはそれぞれ４つの入力端子Ａ〜Ｄ
を有し１選択信号３８，３９（ま。

たは３８’，３９’）の状態によって適当な入力を選択
する。選択信号３８　、　３９　（または３．８’　、
　３　９’）はエンコーダ４９（または４９′）によっ
て制御入力信号３１〜３４から作成される。実際にはも
つト多数の信号がエンコーダに入力されるが９本発明の
説明に必要がないので省略する。マルチプレクサ９では
，信号線３３のデータ入力信号がオンで，信号線３４０
ビット対応信号がオン（逆順指定）のときは各マルチプ
レクサ４１〜４８の端子Ａの入力が選択され，データ入
力信号がオンで。

ビット対応信号がオフ（正順指定）のときは端子Ｂの入
力が選択される。また、マルチプレクサ１０では，信号
線３２のデータ出力信号がオンで，信号線３４のビット
対応信号がオン（逆順指定）のときは各マルチプレクサ
４１′〜４８′の端子Ａの入力が選択され，データ出力
信号がオンで，ビット対応信号がオフ（正順指定）のと
きは端子Ｂの入力が選択され，信号線３１のアドレス出
力信号がオンのときは端子Ｃの入力が選択される。した
がって、データ入力時には，主記憶装置２からバス１、
入力レジスタ７を介して入力されたデータが。

マルチプレクサ９で各バイト内のビット対応が正順，又
は逆順に選択されたのち，データレジスタ３にロードさ
れる。データ出力時には，データレジスタ３からの出力
データがマルチプレクサ１０で各バイト内のビット対応
が正順，又は逆順に選択されたのち，出力レジスタ８か
らバス１を経由して主記憶装置２に格納される。さらに
、アドレス出力時には，制御回路４からのアドレス情報
がマルチプレクサ１０で正順に選択され、出力レジスタ
８．データバス１を介して主記憶装置２に供給される。

上記により、移送されるべきデータのビット対応は、Ｎ
を１つのバイトが含むビットの数、ｎをＮ以下の任意の
自然数１ｍを主記憶装置２およびデータレジスタ３の移
送対象領域が含むバイトの数取下の任意の自然数とすれ
ば、ビット対応指定が正順の場合には、送り側の移送対
象領域のｍ番目のバイトのｎ番目のビットと受け側の移
送対象領域のｍ番目のバイトのｎ番目のビットと全対応
させ、ビット対応指定が逆順の場合には、送シ側の移送
対象領域のｍ番目のバイトのｎ番目のビットと受け側の
移送対象領域のｍ番目のバイトの（Ｎ−ｎ＋１）番目の
ビットとを対応させればよいことが判るであろう。

なお、上記の実施例においては、ビット対応指定をロー
ド／ストア命令に先行して行うようにしだが、ロード／
ストア命令中にビット対応を指定するフィールドを設け
るようにすることもできる。

また、データレジスタ間のコピーや主記憶装置間の移送
についても、同様に取シ扱えることは同業者ならば極め
て容易に理解できるであろう。

〔発明の効果〕

以上の説明によシ明らかなように２本発明によれば、ｆ
ログラムからビット対応を指定することによシ、データ
の形式を伝送に適した形式と処理に適した形式との間で
容易に相互変換が可能となり、情報処理装置に適用して
、数値データ、文字データ、イメージデータなどの移送
効率を向上すべく得られる効果は大きい。　。

【図面の簡単な説明】

第１図は本発明による実施例の構成を示すブロック図、
第２図は、第１図における２つのマルチプレクサの具体
的な構成をマルチプレクサ９に代表させて示すブロック
図、第３図は、一般に使用されている主記憶上における
各種データの配列形式を説明するための図である。 図において、１はパス、２は主記憶装置、３はデータレ
ジスタ、４は制御回路、５は演算回路。 ６は命令レジスタ、７は入力レジスタ、８は出力レジス
タ、９．１０はマルチプレクサ、４１〜４８はビット対
応に区分されたマルチグレクサ、４９児３図 バイトアドレス　（Ｌ　（Ｌ十ｌ　（Ｌ士２　α十３（
α）イメージデータ （２１−ＭＡ）８−７１６−’？、　２４−１７３２−
２５（ｂ）数値データ　２３Ｌ　−−−−２’　バー−
、−２Ｉｆｆ　？＋ｕ　−−−−、、Ｉｔ　２７−−−
−？。 （重み、）

Claims (1)

【特許請求の範囲】
1. １、　記憶手段とプログラム実行手段とを含んでなる情
   報処理装置において、前記プログラムによシ前記記憶手
   段中の第１および第２の移送対象領域と移送データのビ
   ット対応とを指定する手段と１該指定手段によシ指定さ
   れたビット対応で前記第１および第２の移送対象領域間
   でデータを移送する手段とを設け、該移送手段は、移送
   命令の実行時に、前記ピント対応指定が正順の場合には
   、送り領領域のそのままのビット順序でデータを受け領
   領域に移送し、前記ビット対応指定が逆順の場合には、
   送り領領域のバイトの順序はそのままでバイト内のビッ
   トの順序を反転させて受け領領域に移送することを特徴
   とする情報処理装置におけるデータの移送方式。