JPH0444136A - メモリアクセス制御装置 - Google Patents

メモリアクセス制御装置

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JPH0444136A
JPH0444136A JP2150065A JP15006590A JPH0444136A JP H0444136 A JPH0444136 A JP H0444136A JP 2150065 A JP2150065 A JP 2150065A JP 15006590 A JP15006590 A JP 15006590A JP H0444136 A JPH0444136 A JP H0444136A
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JP2150065A
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Ikuo Yamada
郁夫 山田
Tadashi Hara
忠 原
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NEC Corp
NEC Engineering Ltd
Original Assignee
NEC Corp
NEC Engineering Ltd
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1615—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using a concurrent pipeline structrure
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47C—CHAIRS; SOFAS; BEDS
    • A47C7/00—Parts, details, or accessories of chairs or stools
    • A47C7/62—Accessories for chairs
    • A47C7/68—Arm-rest tables ; or back-rest tables
    • A47C7/70—Arm-rest tables ; or back-rest tables of foldable type

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  • General Physics & Mathematics (AREA)
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  • Complex Calculations (AREA)
  • Advance Control (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアクセス制御装置に関し、特にメモリア
クセス制御装置のメモリアクセスタイミングの制御に関
する。
〔従来の技術〕
従来、部分書込み処理は、主記憶装置かメモリアクセス
制御装置かで行われており、読出し処理および全書込み
処理が主記憶装置に対する１つのリクエストで処理され
るのに対して、部分書込み処理は読出し、マージおよび
全書込みの３フエーズを必要とするため、処理時間およ
び主記憶装置とのインタフェースタイミングが読出し処
理および全書込み処理と異なっていた。
このため、部分書込み処理を内部で行う従来のメモリア
クセス制御装置では、パイプライン制御でメモリアクセ
スを行う際に、読出し／全書込み用と部分書込み用との
２つの独立したパイプで処理を行っていた。
〔発明が解決しようとするＳ題〕
上述した従来のメモリアクセス制御装置では、部分書込
み処理のメモリアクセスタイミングの制御が読出し／全
書込み処理のメモリアクセスタイミングの制御と同様に
行えず、パイプライン制御でメモリアクセスを行う際に
読出し／全書込み用と部分書込み用との２つの独立した
パイプで処理を行っていたので、ハート−ウェア量が増
大し制御が複雑になるという欠点がある。
本発明の目的は、上述の点に鑑み、読出し／全書込み制
御パイプ（以下、Ｒ／ＦＷ制御パイプと略記する）と部
分書込み制御パイプ（以下、ＰＷ制御パイプと略記する
）とを連設して、読出し／全書込みと部分書込みとを同
一のパイプラインで制御できるようにしハードウェア量
を削減できるようにした部分書込み機能を内部に備える
メモリアクセス制御装置を提供することにある。
また、本発明の他の目的は、Ｒ／ＦＷ制御バイブとＰＷ
制御パイプとを連設して、読出し／全書込みと部分書込
みとを同一のパイプラインで制御できるようにしハード
ウェア量を削減できるとともに、Ｒ／ＦＷ制御パイプと
ＰＷ制御パイプとにアクセス切替え回路をそれぞれ設け
てパイプラインの段数をを記憶装置のアクセスタイムに
応じて自由に切り替えることができるようにした部分書
込み機能を内部に備えるメモリアクセス制御装置を提供
することにある。
さらに、本発明の別の目的は、Ｒ／ＦＷ制御パイプとＰ
Ｗ制御パイプとを一体化して、読出しおよび全書込みと
部分書込みとを同一のパイプラインで制御できるように
するとともに、ハードウェア量をさらに削減できるよう
にした部分書込み機能を内部に備えるメモリアクセス制
御装置を提供することにある。
〔課題を解決するための手段〕
本発明のメモリアクセス制御装置は、演算処理装置およ
び入出力処理装置と接続され複数の要求元の装置からの
主記憶装置へのメモリアクセスをパイプライン制御で行
うメモリアクセス制御装置において、要求元の装置から
のリクエストを受け付けて入力するリクエスト受付ポー
ト手段と、このリクエスト受付ポート手段により入力さ
れた複数のリクエストのメモリバンクのビジーチェツク
を行い要求元の装置間の優先度を判定して１つのリクエ
ストを選択するビジーチェック手段と、このビジーチェ
ック手段により選択されたリクエストのリクエストコー
ド、リクエストアドレス２装置番号および書込み指定ビ
ットを入力してメモリアクセス中にパイプラインで持ち
回るＲ／ＦＷ制御パイプと、前記ビジーチェック手段に
より選択されたリクエストのストアデータを入力してメ
モリアクセス中に持ち回るストアデーク持回り手段と、
前記Ｒ／ＦＷ制御パイプの出力から読出し／全書込み処
理のための主記憶装置に対するリード／ライトリクエス
トを生成して出力し主記憶装置からのリプライデータを
受け取って要求元の装置に返すリプライデータ返却手段
と、前記ストアブタ持回り手段により持ち回られたスト
アデータと前記リプライデータ返却手段により主記憶装
置から読み出されたリプライデータとの間で部分書込み
のためのマージ動作を行ってマージデータを生成するマ
ージ手段と、前記Ｒ／Ｆｗ制御パイプの出力を入力し部
分書込み時のライト処理が終了するまでパイプラインで
持ち回るＰＷ制御パイプと、このＰＷ制御パイプの出力
から主記憶装置に対する部分書込み時のライトリクエス
トを生成して前記マージ手段により生成されたマージデ
ータとともに出力するマージデータ出力手段とを有する
。
また、本発明のメモリアクセス制御装置は、演算処理装
置および入出力処理装置と接続され複数の要求元の装置
からの主記憶装置へのメモリアクセスをパイプライン制
御で行うメモリアクセス制御装置において、要求元の装
置からのリクエストを受け付けて入力するリクエスト受
付ポート手段と、このリクエスト受付ポート手段により
入力された複数のリクエストのメモリバンクのビジーチ
ェックを行い要求元の装置間の優先度を判定して１つの
リクエストを選択するビジーチェック手段と、このビジ
ーチェック手段により選択されたリクエストのリクエス
トコード、リクエストアドレス、装置番号および書込み
指定ビットを入力してメモリアクセス中にパイプライン
で持ち回るＲ／ＦＷ制御パイプと、前記ビジーチェック
手段により選択されたリクエストのストアデータを入力
してメモリアクセス中に持ち回るストアデータ持回り手
段と、前記Ｒ／ＦＷ制御パイプの出力から読出し／全書
込み処理のための主記憶装置に対するリード／ライトリ
クエストを生成して出力し主記憶装置からのリプライデ
ータを受け取って要求元の装置に返すリプライデータ返
却手段と、前記ストアデータ持回り手段により持ち回ら
れたストアデータと前記リプライデータ返却手段により
主記憶装置から読み出されたリプライデータとの間で部
分書込みのためのマージ動作を行ってマージデータを生
成するマージ手段と、前記Ｒ／ＦＷ制御パイプの出力を
入力し部分書込み時のライト処理が終了するまでパイプ
ラインで持ち回るＰＷ制御パイプと、このＰＷ制御パイ
プの出力から上記ｊｌ装置に対する部分書込み時のライ
トリクエストを生成して前記マージ手段により生成され
たマージデータとともに出力するマージデータ出力手段
と、前記Ｒ／ＦＷ制御パイプのパイプライン段数をを記
憶装置のアクセスタイムに応じて切り替えるＲ／ＦＷ用
メモリアクセス切替え回路と、前記ＰＷ制御パイプのパ
イプライン段数をを記憶装置のアクセスタイムに応じて
切り替えるＰＷ用メモリアクセス切替え回路とを有する
。
さらに、本発明のメモリアクセス制御装置は、演算処理
装置および入出力処理装置と接続され複数の要求元の装
置からの主記憶装置へのメモリアクセスをパイプライン
制御で行うメモリアクセス制御装置において、要求元の
装置からのリクエストを受け付けて入力するリクエスト
受付ポート手段と、このリクエスト受付ポート手段によ
り入力された複数のリクエストのメモリバンクのビジー
チェックを行い要求元の装置間の優先度を判定して１つ
のリクエストを選択するビジーチェック手段と、このビ
ジーチェック手段により選択されたリクエストのリクエ
ストコード、リクエストアドレス、装置番号および書込
み指定ビットを入力してメモリアクセス中にパイプライ
ンで持ち回るメモリアクセス制御パイプと、前記ビジー
チェック手段により選択されたリクエストのストアデー
タを入力してメモリアクセス中に持ち回るストアデータ
持回り手段と、前記メモリアクセス制御パイプの出力か
ら読出し／全書込み処理のための主記憶装置に対するリ
ード／ライトリクエストを生成して出力し主記憶装置か
らのリプライデータを受け取って要求元の装置に返すリ
プライデータ返却手段と、前記ストアデータ持回り手段
により持ち回られたストアデータと前記リプライデータ
返却手段により主記憶装置から読み出されたリプライデ
ータとの間で部分書込みのためのマージ動作を行ってマ
ージデータを生成するマージ手段と、前記メモリアクセ
ス制御パイプの出力から主記憶装置に対する部分書込み
時のライトリクエストを生成して前記マージ手段により
生成されたマージデータとともに出力するマージデータ
出力手段とを有する。
〔作用〕
本発明のメモリアクセス制御装置では、リクエスト受付
ポート手段が要求元の装置からのリクエストを受け付け
て入力し、ビジーチェック手段がリクエスト受付ポート
手段により入力された複数のリクエストのメモリバンク
のビジーチェックを行い要求元の装置間の優先度を判定
して１つのリクエストを選択し、Ｒ／ＦＷ制御パイプが
ビジーチェック手段により選択されたリクエストのリク
エストコード、リクエストアドレス、装置番号および書
込み指定ビットを入力してメモリアクセス中にパイプラ
インで持ち回り、ストアデータ持回り手段がビジーチェ
ック手段により選択されたリクエストのストアデータを
入力してメモリアクセス中に持ち回り、リプライデータ
返却手段がＲ／ＦＷ制御パイプの出力から読出し／全書
込み処理のための主記憶装置に対するリード／ライトリ
クエストを生成して出力し主記憶装置からのリプライデ
ータを受け取って要求元の装置に返し、マージ手段がス
トアデータ持回り手段により持ち回られたストアデータ
とリプライデータ返却手段により主記憶装置から読み出
されたリプライデータとの間で部分書込みのためのマー
ジ動作を行ってマージデータを生成し、ＰＷＩＩ御パイ
プがＲ／ＦＷ制御パイプの出力を入力し部分書込み時の
ライト処理が終了するまでパイプラインで持ち回り、マ
ージデータ出力手段がＰＷ制御パイプの出力から主記憶
装置に対する部分書込み時のライトリクエストを生成し
てマージ手段により生成されたマージデータとともに出
力する。
また、本発明のメモリアクセス制御装置では、リクエス
ト受付ポート手段が要求元の装置からのリクエストを受
け付けて入力し、ビジーチェック手段がリクエスト受付
ポート手段により入力された複数のリクエストのメモリ
バンクのビジーチェックを行い要求元の装置間の優先度
を判定して１つのリクエストを選択し、Ｒ／ＦＷ制御パ
イプがビジーチェック手段により選択されたリクエスト
のリクエストコード１　リクエストアドレス、装置番号
および書込み指定ビットを入力してメモリアクセス中に
パイプラインで持ち回り、ストアデータ持回り手段がビ
ジーチェック手段により選択されたリクエストのストア
データを入力してメモリアクセス中に持ち回り、リプラ
イデータ返却手段がＲ／ＦＷ制御パイプの出力から読出
し／全書込み処理のための主記憶装置に対するリード／
ライトリクエストを生成して出力し主記憶装置からのリ
プライデータを受け取って要求元の装置に返し、マージ
手段がストアデータ持回り手段により持ち回られたスト
アデータとリプライデータ返却手段により主記憶装置か
ら読み出されたリプライデータとの間で部分書込みのた
めのマージ動作を行ってマージデータを生成し、ＰＷ制
御パイプがＲ／ＦＷ！１ｉＩＩ御パイプの出力を入力し
部分書込み時のライト処理が終了するまでパイプライン
で持ち回り、マージデータ出力手段がＰＷ制御パイプの
出力から主記憶装置に対する部分書込み時のライトリク
エストを生成してマージ手段により生成されたマージデ
ータとともに出力し、Ｒ／ＦＷ用メモサメモリアクセス
切替がＲ／ＦＷ制御パイプのパイプライン段数をを記憶
装置のアクセスタイムに応して切り替え、ＰＷ用ツメモ
リアクセス切替回路がＰＷｉ１１１制御パイプのパイプ
ライン段数をを記憶装置のアクセスタイムに応じて切り
替える。
さらに、本発明のメモリアクセス制御装置では、リクエ
スト受付ポート手段が要求元の装置からのリクエストを
受け付けて入力し、ビジーチェック手段がリクエスト受
付ポート手段により入力された複数のリクエストのメモ
リバンクのビジーチェックを行い要求元の装置間の優先
度を判定して１つのリクエストを選択し、メモリアクセ
ス制御パイプがビジーチェック手段により選択されたリ
クエストのリクエストコード、リクエストアドレス装置
番号および書込み指定ビットを入力してメモリアクセス
中にパイプラインで持ち回り、ストアデータ持回り手段
がビジーチェック手段により選択されたリクエストのス
トアデータを入力してメモリアクセス中に持ち回り、リ
プライデータ返却手段がメモリアクセス制御パイプの出
力から読出し／全書込み処理のための主記憶装置に対す
るリド／ライトリクエストを生成して出力し主記憶装置
からのリプライデータを受け取って要求元の装置に返し
、マージ手段がストアデータ持回り手段により持ち回ら
れたストアデータとリプライデータ返却手段により主記
憶装置から読み出されたリプライデータとの間で部分書
込みのためのマージ動作を行ってマージデータを生成し
、マージデータ出力手段がメモリアクセス制御パイプの
出力から主記憶装置に対する部分書込み時のライトリク
エストを生成してマージ手段により生成されたマージデ
ータとともに出力する。
〔実施例〕
次に、本発明Ｑこついて図面を参照して詳細に説明する
。
第１図は、本発明の第１実施例に係るメモリアクセス制
御装置の構成を示す回路ブロフク図である。第１実施例
のメモリアクセス制御装置、は、演算処理装置や入出力
処理装置などのメモリアクセスのリクエストを発行する
複数の要求元の装置（図示せず）に、主記憶装置（以下
、ＭＭＵと略記する）３００を接続している。なお、第
１実施例では、要求元の装置として、３台の装置Ａ、Ｂ
およびＣが接続されているものとする。
第１図を参照すると、第１実施例のメモリアクセス制御
装置は、Ａリクエスト受付バッファ１゜Ｂリクエスト受
付バッファ２およびＣリクエスト受付バッファ３と、Ａ
バッファ読出しレジスタ４Ｂハソファ読出しレジスタ５
およびＣハ、ソファ読出しレジスタ６と、Ａデータバッ
ファ？、Ｂデータバ、ファ８およびＣデータバッファ９
と、Ａデタバソファ読出しレジスタ１０．Ｂデータバッ
ファ読出しレジスタ１１およびＣデータバッファ読出し
レジスタ１２と、コードレジスタ１３と、データレジス
タ１４と、ビジーチェック回路１５と、内部制御部２０
と、ＭＭＵ制御部２１と、Ｒ／ＦＷ制御バイブ２２と、
ＰＷ制御バイブ２３と、ＭＭＵリプライデーデーはレジ
スタ１００と、ＥＣＣ（Ｅｒｒｏｒ　　Ｃｏｒｒｅｃｔ
ｉｎｇ　　Ｃ。
ｄｅ；誤り訂正符号）訂正回路１１０と、ＥＣＣ訂正結
果レジスタ１２０と、ＰＷ読出しレジスタ１３０と、Ｐ
Ｗハソファ１４０と、２ウエイセレクク１５０と、ＥＣ
Ｃ生成回路１６０と、マージ回路１７０と、ＭＭＵスト
アデーデー力レジしク１８０と、装置Ａリプライデータ
レジスタ１９０装置Ｂリプライデータレジスタ２００お
よび装置Ｃリプライデータレジスタ２１０とから構成さ
れている。
要求元の装置Ａ、ＢおよびＣからのリクエストは、リク
エストアドレスと、読出し、全書込みまたは部分書込み
の動作指示を示すリクエストコードと、装置番号と、書
込み指定ビットと、ストアデータとからなる。
Ａリクエスト受付バッファ１．Ｂリクエスト受付バッフ
ァ２およびＣリクエスト受イ」バッファ３は、要求元の
装置Ａ、ＢおよびＣからのリクエストをそれぞれ受け付
け、リクエストコード、リクエストアドレス１装置番号
および書込み指定ビットをそれぞれ入力する。
Ａバッファ読出しレジスタ４．８バッファ読出しレジス
タ５およびＣバッファ読出しレジスタ６は、Ａリクエス
ト受イリハソファ１．Ｂリクエスト受付バッファ２およ
びＣリクエスト受（」バッファ３の出力をそれぞれ受け
る。
Ａデータバッファ？、Ｂデータバッファ８およびＣデー
タバッファ９は、要求元の装置Ａ、　ＢおよびＣからの
ストアデータをそれぞれ入力する。
Ａデータバッファ読出しレジスタ１０．Ｂデータバッフ
ァ読出しレジスタ１１およびＣデータバッファ読出しレ
ジスタ１２は、Ａデータバッファ７、Ｂデータバッフ１
８およびＣデータバッファ９の出力をそれぞれ受ける。
コードレジスタ１３は、Ａバッファ読出しレジスフ４．
８バソフア読出しレジスタ５およびＣ）＼ソファ読出し
レジスタ６の出力のうちの１つを、ビジーチェック回路
１５からの選択信号により選択して入力する。
第２図を参照すると、コードレジスタ１３の内容のフォ
ーマントの一例は、■ビットと、リクエストコードと、
リクエストアドレスと、装置番号と、書込み指定ビット
とからなる。■ビットは、リクエストの有り／無しを示
す１ビツトであり、０のときにリクエスト無しを、１の
ときにリクエスト有りをそれぞれ示す。リクエストコー
ドは、リクエストの種類を示す２ビツトのコードであり
、００は読出し、０１は未定義、１０は全書込み、１１
は部分書込みをそれぞれ示す。装置番号は、要求元の装
置を特定するための２ビットであり、００は装置Ａを、
０１は装置Ｂを、１０は装置Ｃを、１１は未定義をそれ
ぞれ示す。リクエストアドレスは、メモリバンク番号を
含むリード／ライトアドレスを示す６ビツトである。書
込み指定ビットは、８バイトのストアデータに対して１
ハイド単位に書き込むか書き込まないかを指定する８ビ
ツトであり、０ば書き込まないことを、１は書き込むこ
とをそれぞれ示す。
データレジスタ１４は、Ａデークハソファ読出しレジス
タ１０．Ｂデータハソファ読出しレジスタ１１およびＣ
データハソファ読出しレジスタ１２の出力のうちの１つ
を、ビジーチェック回路１５からの選択信号により選択
して入力する。
ビジーチェック回路１５は、Ａハソファ読出しレジスタ
４．Ｂハソファ読出しレジスタ５およびＣハソファ読出
しレジスタ６からのリクエストコド、メモリバンク番号
および装置番号をそれぞれ入力し、メモリバンク番号の
メモリバンクのビジーチェックを行い、複数のリクエス
トがビジチエ・７りにバスしたときには装置番号に基づ
いて装置間の優先度に従って１つのリクエストを選択し
て出力し、コードレジスタ１３およびデータレジスタ１
４に対する選択信号を与える。さらに、ビジーチェック
回路１５は、選択されたりクエ不トのメモリバンク番号
のメモリバンクに対応するバンクビジーをセットする。
内部制御部２０は、Ｒ／Ｆｉ制御バイブ２２とＰＷ制御
パイプ２３との持回り情報を入力し、内部セレクタやレ
ジスタのセ・ノド信号、ノ〈ツクビジ解除信号等を出力
することによりメモリアクセス制御装置の内部の制御を
行う。
ＭＭＵ制御部２１は、Ｒ／ＦＷ制御パイプ２２とＰＷ制
御パイプ２３との持回り情報を入力し、ＭＭＵ３００に
対するリード／ライトリクエストを生成してリクエスト
アドレスとともにＭＭＵ３００に出力する。また、ＭＭ
Ｕ制御部２１は、ＭＭＵ３００からのリクエストに対す
るリプライを入力する。
Ｒ／ＦＷＩＩＮ卸バイブ２２は、コードレジスタ１３の
出力を受け、パイプラインで持ち回るもので、第３図に
さらに詳しく示すように、ＭＭＵ３００のアクセスタイ
ム相当のクロック数分の段数からなるパイプライン構成
のレジスタでなり、読出しおよび全書込みの制御を行う
。なお、Ｒ／ＦＷ制御パイプ２２の最終段のレジスタの
■ビットおよびリクエストコードの３ビツトは、アンド
ゲート２２０により論理和をとられて、次段のＰＷ制御
パイプ２３の■ビットとして出力される。すなわち、Ｒ
／ＦＷ制御パイプ２２の出力は、部分書込みのリクエス
トであるときにのみ、Ｖビットカ月となるようになって
いる。
ＰＷ制御パイプ２３は、Ｒ／ＦＷ制御パイプ２２の出力
を受け、パイプラインで持ち回るもので、第３図にさら
に詳しく示すように、部分書込み時のマージ後のライト
に必要とされる処理のクロッり数分の段数からなるパイ
プライン構成のレジスタでなり、部分書込みの制御を行
う。
ＭＭＵリプライデーデーはレジスタ１００は、内部制御
部２０からのセット信号により、ＭＭＵ３００からのリ
プライデータを入力するレジスタで、読出しのリクエス
ト時および部分書込みのリクエストのリード時に使用さ
れる。
ＥＣＣ訂正回路１１０は、ＭＭＵリプライデーデーはレ
ジスタ１００のリプライデータを誤り訂正符号を使用し
て−誤りを検査して訂正する。
ＥＣＣ訂正結果レジスタ１２０は、部分書込みのリクエ
スト時のリード後に、内部制御部２０からのセット信号
により、ＭＭＵリプライデーデーはレジスタ１００のリ
プライデータのＥＣＣ訂正結果出力をＥＣＣ訂正回路１
１０から入力する。
ＰＷ読出しレジスタ１３０は、内部制御部２０からのセ
ント信号により、ＭＭＵ３００からのリプライデータと
同期して、ＰＷバッファ１４０の出力を受ける。
ＰＷバッファ１４０は、部分書込みのリクエスト時に、
ＭＭＵ３００からリプライが返ってくるまで要求元の装
置からのストアデータを保持する。
ＰＷバッファ１４０に対する書込み／読出し信号は、内
部制御部２０によって与えられる。
２ウエイセレクタ１５０は、マージ回路１７０の出力と
データレジスタ１４の出力とを入力し、内部制御部２０
からの選択信号により、全書込み時にはデータレジスタ
１４の出力を、部分書込み時にはマージ回路１７０の出
力を選択する。
ＥＣＣ生成回路１６０は、２ウエイセレクタ１５０の出
力を受け、ＦＣＣを生成してストアデータに付加する。
マージ回路１７０は、ＥＣＣ訂正結果レジスタ１２０の
出力およびＰＷ読出しレジスタ１３０の出力を入力し、
内部制御部２０からのマージ信号により、再出力データ
間のマージをバイト単位で行う。
ＭＭＵストアデータ出力レジスタ１８０は、全書込みお
よび部分書込みのリクエスト時に使用され、ＭＭＵ３０
０へのストアデータを出力する。
装置Ａリプライデータレジスフ１９０．装置Ｂリプライ
データレジスタ２００および装置Ｃリプライデータレジ
スタ２１０は、ＭＭＵリプライデタ受けレジスタ１００
のリプライデータをＦＣＣ回路１１０を介して入力し、
要求元の装置Ａ。
ＢおよびＣに出力する。
ＭＭＵ３００は、メモリアクセス制御装置のＭＭＵ制御
部２１からのメモリアクセスのり一ド／ライトリクエス
トを入力し、それに対するリプライ　（またはエラーリ
プライ）およびリプライデータをメモリアクセス制御装
置のＭＭＵ制御部２１およびＭＭＵリプライデーデーは
レジスタ１００にそれぞれ返す。
次に、このように構成された第１実施例のメモリアクセ
ス制御装置の動作について説明する。
（１）読出し 要求元の装置Ａ、ＢおよびＣからのリクエストがＡリク
エスト受付バッファ１．Ｂリクエスト受付バッファ２お
よびＣリクエスト受付バッファ３にそれぞれ受け付けら
れると、Ａリクエスト受付バッファ１．Ｂリクエスト受
付バッファ２およびＣリクエスト受付バッファ３の内容
がＡバッファ読出しレジスタ４．Ｂバッファ読出しレジ
スタ５およびＣバッファ読出しレジスタ６にそれぞれ設
定される。
ビジーチェック回路１５は、Ａバッファ読出しレジスタ
４．８バッファ読出しレジスタ５およびＣバッファ読出
しレジスタ６からのリクエストコード、メモリバンク番
号および装置番号をそれぞれ入力し、メモリバンク番号
のメモリバンクのビジーチェックを行い、複数のリクエ
ストがビジーチェックにパスしたときには装置番号に基
づいて装置間の優先度に従って１つのリクエストを選択
する。ここでは、以下、要求元の装置Ａからの読出しの
リクエストが選択されたものとする。次に、ビジーチェ
ック回路１５は、選択されたリクエストのメモリバンク
番号のメモリバンクに対応するバンクビジーをセットし
、コードレジスタ１３に対する選択信号を与える。
コードレジスタ１３は、ビジーチェック回路１５からの
選択信号により、Ａバッファ読出しレジスタ４の内容を
選択して入力する。
Ｒ／ＦＷ制御パイプ２２は、コードレジスタ１３の出力
（以下、持回り情報という）を受け、最初に、持回り情
報をＭＭＵ制御部２１に出力する。
そして、Ｒ／ＦＷ制御パイプ２２は、ＭＭＵ制御部２１
を介してＭＭＵ３００からのリプライが返るまでの所定
のクロック数の間、持回り情報を持ち回る。
ＭＭＵ制御部２１は、Ｒ／ＦＷＩＩ御パイプ２２から持
回り情報を入力し、リクエストコードが読出しを示すＯ
Ｏであるので、ＭＭＵ３００に対するリードリクエスト
を生成してリクエストアドレスとともにＭＭＵ　３００
に出力する。
ＭＭＵ３００は、ＭＭＵ制御部２１からのリードリクエ
ストを入力し、リクエストアドレスからデータを読み出
し、ＭＭＵリプライデーデーはレジスタ１００に出力す
るとともに、リードリクエストに対するリプライをＭＭ
Ｕ制御部２１に返す。
ＭＭＵ制御部２１は、ＭＭＵ３００のアクセスタイム後
にＭＭＵ３００からのリプライをフェッチする。
次に、Ｒ／ＦＷ制御バイブ２２は、ＭＭＵ制御部２１を
介してＭＭＵ３００からのリプライが返るタイミングで
内部の各種レジスタへのリプライデータのセント指示を
行うために、持回り情報を内部制御部２０に出力する。
内部制御部２０は、内部セレクタやレジスタのセット信
号を出力するとともに、持回り情報のメモリバンク番号
に基づいてメモリバンクのバンクビジーを解除するバン
クビジー解除信号をビジーチェック回路１５に出力する
。
ＭＭＵリプライデーデーはレジスタ１００は、内部制御
部２０からのセット信号により、ＭＭＵ３００からのリ
プライデータを入力する。
次に、ＥＣＣ訂正回路１１０は、ＭＭＵリプライデーデ
ーはレジスタ１００内のリプライデータをＥＣＣを使用
して誤りを検査して訂正し、装置Ａリプライデータレジ
スタ１９０にセットし、要求元の装置Ａに出力する。
一方、ビジーチェック回路１５は、内部制御部２０から
バンクビジー解除信号を受けてメモソノ１ンク番号のメ
モリバンクのバンクビジーを解除するとともに、コード
レジスタ１３の選択信号の出力を停止する。
（２）全書込み 要求元の装ＢｆｆｉＡ、　　ＢおよびＣからのリクエス
トがＡリクエスト受付ハソファｌ、Ｂリクエスト受付バ
ッファ２およびＣリクエスト受付バッファ３にそれぞれ
受け付けられると、Ａリクエスト受付ハソファ１．Ｂリ
クエスト受付バッファ２およびＣリクエスト受付バッフ
ァ３の内容がＡバッファ読出しレジスタ４．８ハソファ
読出しレジスタ５およびＣバッファ読出しレジスタ６に
それぞれ設定される。
また、要求元の装置Ａ、ＢおよびＣからのストアデータ
がＡデータバッファ７、　Ｂデータバッファ８およびＣ
データバッファ９にそれぞれ受け付けられ、Ａデータハ
／ファ７．　　Ｂデータバッファ８およびＣデータバッ
ファ９の内容がＡデータハコ１ ソファ読出しレジスタ１０．Ｂデータバッファ読出しレ
ジスタ１１およびＣデータバッファ読出しレジスタ１２
にそれぞれ設定される。
ビジーチェック回路１５は、Ａバッファ読出しレジスタ
４．Ｂバッファ読出しレジスタ５およびＣバッファ読出
しレジスタ６からのリクエストコード、メモリバンク番
号および装置番号をそれぞれ入力し、メモリバンク番号
のメモリバンクのビジーチェックを行い、複数のリクエ
ストがビジーチェックにパスしたときには装置番号に基
づいて装置間の優先度に従って１つのリクエストを選択
する。ここでは、以下、要求元の装置Ａからの全書込み
のリクエストが選択されたものとする。次に、ビジーチ
ｘ７り回路１５は、選択されたリクエストのメモリバン
ク番号のメモリバンクに対応するバンクビジーをセント
し、コードレジスタ１３およびデータレジスタ１４に対
する選択信号を与える。
コードレジスタ１３は、ビジーチェック回路１５からの
選択信号により、Ａバッファ読出しレジスタ４の内容を
選択して入力する。
また、データレジスタ１４は、ビジーチェック回路１５
からの選択信号により、Ａデータバッファ読出しレジス
タ１０の内容を選択して入力する。
Ｒ／ＦＷ制御パイプ２２は、コードレジスタ１３の出力
を受け、最初に、持回り情報を内部制御部２０およびＭ
ＭＵ制御部２１に出力する。そして、Ｒ／ＦＷ制御パイ
プ２２は、ＭＭＵ制御部２１を介してＭＭＵ３００から
のリプライが返るまでの所定のクロック数の間、持回り
情報を持ち回る。
内部制御部２０は、持回り情報を入力し、内部セレクタ
やレジスタのセント信号を出力する。
２ウエイセレクタ１５０は、全書込みであるので、内部
制御部２０からの選択信号により、データレジスタＩ４
の出力を選択する。
ＥＣＣ生成回路１６０は、２ウエイセレクタ１５０の出
力を受け、ＥＣＣを生成して付加し、ＭＭＵストアデー
デー力レジスタ１８０に入力する。
一方、ＭＭＵ制御部２１は、Ｒ／ＦＷ制御バイプ２２か
ら持回り情報を入力し、リクエストコードが全書込みを
示す１０であるので、ＭＭＵ３００に対するライトリク
エストを生成してリクエストアドレスとともにＭＭＵ３
００に出力する。
ＭＭＵ３００は、ＭＭＵ制御部２１がらのライトリクエ
ストを入力し、データレジスタ１４がらＥＣＣ生成回路
１６０を介してＭＭＵストアデータ出力レジスタ１８０
に設定されたストアデータをリクエストアドレスに書き
込み、ライトリクエストに対するリプライをＭＭＵ制御
部２１に返す。
ＭＭＵ制御部２１は、ＭＭＵ３００のアクセスタイム後
にＭＭＵ３００からのリプライをフェッチする。
次に、Ｒ／ＦＷ制御パイプ２２は、ＭＭＵ制御部２１を
介してＭＭＵ３００からのリプライが返るタイミングで
持回り情報を内部制御部２ｏに出力する。
内部制御部２０は、持回り情報のメモリバンク番号に基
づいてメモリバンクのバンクビジーを解除するバンクビ
ジー解除信号をヒジーチｚ　ｙり回路１５に出力する。
ビジーチエ、り回路１５は、バンクビジー解除信号を受
けてメモリバンク番号のメモリバンクのバンクビジーを
解除するとともに、コートレジスタ１３およびデータレ
ジスタ１４の選択信号の出力を停止する。
（３）部分書込み 要求元の装置Ａ、ＢおよびＣからのリクエストがＡリク
エスト受付バッファ１．Ｂリクエスト受付バッファ２お
よびＣリクエスト受付バッファ３にそれぞれ受け付けら
れると、Ａリクエスト受イ］ハソファ］、Ｂリクエスト
受付バッファ２およびＣリクエスト受付バッファ３の内
容がＡバッファ読出しレジスタ４．Ｂバッファ読出しレ
ジスタ５およびＣバッファ読出しレジスタ６にそれぞれ
設定される。
また、要求元の装置Ａ、ＢおよびＣからのストアデータ
がＡデークハソファ７．　Ｂデータバッファ８およびＣ
データバッファ９にそれぞれ受け付けられ、Ａデータバ
ッファ７、　Ｂデータバッファ８およびＣデータバッフ
ァ９の内容がＡデータバッファ読出しレジスタ１０．Ｂ
データバッファ読出しレジスタ１１およびＣデータバッ
ファ読出しレジスタ１２にそれぞれ設定される。
ビジーチェック回路１５は、Ａバッファ読出しレジスタ
４．Ｂバッファ読出しレジスタ５およびＣバッファ読出
しレジスタ６からのリクエストコード、メモリバンク番
号および装置番号をそれぞれ入力し、メモリバンク番号
のメモリバンクのビジーチェックを行い、複数のリクエ
ストがビジーチェックにパスしたときには装置番号に基
づいて装置間の優先度に従って１つのリクエストを選択
する。ここでは、以下、要求元の装置Ａからの部分書込
みのリクエストが選択されたものとする。
次に、ビジーチェック回路１５は、選択されたリクエス
トのメモリバンク番号のメモリバンクに対応するバンク
ビジーをセントし、コードレジスタ１３およびデータレ
ジスタ１４に対する選択信号を与える。
コートレジスタ１３は、ビジーチェック回路１５からの
選択信号により、Ａバッファ読出しレジスタ４の内容を
選択して入力する。
また、データレジスタ１４は、ビジーチェック回路１５
からの選択信号により、Ａデータバッファ読出しレジス
タ１０の内容を選択して入力する。
Ｒ／ＦＷ制御パイプ２２は、コートレジスタ１３の出力
を受け、最初に、持回り情報をＭＭＵ制御部２１に出力
する。そして、Ｒ／ＦＷ制御パイプ２２は、ＭＭＵ制御
部２１を介してＭＭＵ３００からのリプライが返るまで
の所定のクロック数の間、持回り情報を持ち回る。
ＭＭＵ制御部２１は、Ｒ／ＦＷ制御パイプ２２からの持
回り情報を入力し、リクエストコードが部分書込みを示
す１１であるので、まずＭＭＵ３００に対するリードリ
クエストを生成してリクエストアドレスとともにＭＭＵ
３００に出力する。
ＭＭＵ３００は、ＭＭＵ制御部２１からのリドリクエス
トを入力し、リクエストアドレスからデータを読み出し
、ＭＭＵリプライデーデーはレジスタ１００に出力する
。
次に、ＰＷ制御パイプ２３は、Ｒ／ＦＷ制御パイプ２２
からの■ビットがリクエストコードが１１の部分書込み
のときにしか１にならないため、部分書込みのときにの
み部分書込み時のマージ処理およびＭＭＵ　３００に対
する書込みを制御するために、Ｒ／ＰＷ制御パイプ２２
の出力を入力する。Ｒ／ＰＷ制御パイプ２２の出力を入
力すると、ＰＷ制御パイプ２３は、最初に、マージ動作
とＭＭＵ３００に対するライトリクエストを出力するた
めに、持回り情報を内部制御部２０とＭＭＵ制御部２１
とに出力する。
内部制御部２０は、内部セレクタおよびレジスタのセン
ト信号を出力する。特に、マージ回路１７０に対しては
、書込み指定ビットに基づいてリプライデータおよびス
トアデータをバイト単位にマージするためのマージ信号
を出力する。
ＭＭＵリプライデーデーはレジスタ１００は、内部制御
部２０からのセント信号により、ＭＭＵ３００からのリ
プライデータを入力する。
次に、ＥＣＣ訂正回路１１０は、ＭＭＵリプライデーデ
ーはレジスフ１００内のリプライデータをＥＣＣを使用
して誤りを検査して訂正し、ＥＣＣ訂正結果レジスタ１
２０にセットする。
ＥＣＣ訂正結果レジスタ１２０は、内部制御部２０から
のセント信号により、ＭＭＵリプライデーデーはレジス
タ１００のＥＣＣ訂正結果出力を入力する。
一方、ＰＷバッファ１４０は、部分書込み時にＭＭＵ３
００からリプライが返ってくるまで要求元の装置Ａから
のマージデータを保持し、ＰＷ読出しレジスタ１３０は
、内部制御部２０からのセント信号により、ＭＭＵ　３
００からのリプライデータと同期したセントタイミング
で、ＰＷハソファ１４０の出力を受ける。
次に、マージ回路１７０は、内部制御部２０からのマー
ジ信号により、ＥＣＣ訂正結果レジスタ１２０の出力と
ＰＷ読出しレジスタ１３０の出力とを入力し、両川力デ
ータ間のマージをハイド単位に行う。
続いて、２ウエイセレクタ１５０は、部分書込みである
ので、内部制御部２０からの選択信号により、マージ回
路１７０の出力を選択する。
ＥＣＣ生成回路１６０は、２ウエイセレクタ１５０の出
力を受け、ＥＣＣを生成して付加し、ＭＭＵストアデー
タ出力レジスタ１８０に入力する。
一方、ＭＭＵ制御部２１は、ＰＷ制御パイプ２３の持回
り情報を入力し、ＭＭＵ３００に対するライトリクエス
トを生成してリクエストアドレスとともにＭＭＵ３００
に出力する。
ＭＭＵ３００は、ＭＭＵ制御部２１からのライトリクエ
ストを入力し、ＭＭＵストアデータ出力レジスタ１８０
に設定されたストアデータをリクエストアドレスに書き
込み、リクエストに対するリプライをＭＭＵ制御部２１
に返す。
ＭＭＵ制御部２１は、ＭＭＵ３００のアクセスタイム後
にＭＭＬＪ３００のリプライをフェッチする。
次に、ＰＷ制御パイプ２３は、ＭＭＵ制御部２１を介し
てＭＭＵ３００からのリプライが返るタイミングで持回
り情報を内部制御部２０に出力する。
内部制御部２０は、メモリバンク番号に基づいてメモリ
バンクのバンクビジーを解除するバンクビジー解除信号
をビジーチェック回路１５に出力する。
ビジーチェック回路１５は、バンクビジー解除信号を受
けてメモリバンク番号のメモリバンクのバンクビジーを
解除するとともに、コードレジスタ１３およびデータレ
ジスタ１４の選択信号の出力を停止する。２ 以上述べた、（１）読出し、（２）全書込みおよび（３
）部分書込みの動作からもわかるように、第１実施例の
メモリアクセス制御装置では、リクエストのいかんにか
かわらず、Ｒ／ＦＷ制御パイプ２２およびＰＷ制御パイ
プ２３で要求元の装置からの持回り情報を持ち回ること
により、１つのパイプラインでメモリアクセスの処理が
可能となる。
第４図は、本発明の第２実施例に係るメモリアクセス制
御装置の構成を示す回路ブロック図である。第２実施例
のメモリアクセス制御装置は、第１図〜第３図に示した
第１実施例のメモリアクセス制御装置に対して、Ｒ／Ｆ
Ｗ制御パイプ２２およびＰＷＩＩＩ′ｍパイプ２３内に
Ｒ／ＦＷ用メモサメモリアクセス切替２４およびＰＷ用
ツメモリアクセス切替回路２５をそれぞれ設けるように
したものである。詳しくは、第５図に示すように、Ｒ／
ＦＷ制御パイプ２２およびＰＷＷ御パイプ２３内にＲ／
ＦＷ用メモサメモリアクセス切替２４およびＰＷ用ツメ
モリアクセス切替回路２５がそれぞれ設けられており、
Ｒ／ＦＷ用メモサメモリアクセス切替２４およびＰＷ用
ツメモリアクセス切替回路２５は、メモリアクセス制御
装置のモード設定によってＲ／ＦＷ制御パイプ２２およ
びＰＷＷ御パイプ２３が所定の持回り段数となるように
外部から設定できるようになっている。このため、Ｒ／
ＦＷ制御パイプ２２およびＰＷＷ御パイプ２３のパイプ
ライン段数をＭＭＵ３００のアクセスタイムに応じて切
り替えることが可能となる。
このように構成された第２実施例のメモリアクセス制御
装置でも、Ｒ／ＦＷ用メモサメモリアクセス切替２４お
よびＰＷ用ツメモリアクセス切替回路２５によってＲ／
ＦＷ制御パイプ２２およびＰＷＷ御パイプ２３の持回り
段数が自由に切り替えられるだけで、他の動作は第１図
〜第３図に示した第１実施例のメモリアクセス制御装置
と同様に行われることはいうまでもない。
第６図は、本発明の第３実施例に係るメモリアクセス制
御装置の構成を示す回路ブロック図である。第３実施例
のメモリアクセス制御装置は、第１図〜第３図に示した
第１実施例のメモリアクセス制御装置に対して、Ｒ／Ｆ
Ｗ制御パイプ２２およびＰＷＷ御パイプ２３を１つのメ
モリアクセス制御パイプ５００にまとめた点だけが異な
る。詳しくは、第７図にも示すように、Ｒ／ＦＷ制御パ
イプ２２およびＰＷＷ御パイプ２３が１つのメモリアク
セス制御パイプ５００にまとめられて一体化されている
。
このように構成された第３実施例のメモリアクセス制御
装置でも、Ｒ／ＦＷ制御パイプ２２およびＰＷＷ御パイ
プ２３が一体化されているだけで、動作は第１図〜第３
図に示した第１実施例のメモリアクセス制御装置と同様
に行われることはいうまでもない。
〔発明の効果〕
以上説明したように本発明は、リクエスト受付ポート手
段、ビジーチェック手段、Ｒ／ＦＷ制御パイプ、ストア
データ持回り手段、リプライデータ返却手段、マージ手
段、ＰＷＷ御パイプおよびマージデータ出力手段を設け
たことにより、読出しおよび全書込みと部分書込みとを
同一のパイプラインで制御できるためにハードウェア量
が削減され制御回路が単純化できるという効果がある。
また、本発明は、リクエスト受付ポート手段ビジーチェ
ック手段、Ｒ／ＦＷ制御パイプ、ストアデータ持回り手
段、リプライデータ返却手段マージ手段、ＰＷＷ御パイ
プ、マージデータ出力手段、Ｒ／ＦＷ用メモサメモリア
クセス切替およびＰＷ用ツメモリアクセス切替回路を設
けたことにより、読出しおよび全書込みと部分書込みと
を同一のパイプラインで制御できるためにハードウェア
量が削減され制御回路が単純化できるとともに、Ｒ／Ｆ
Ｗ制御パイプおよびＰＷＷ御パイプのパイプラインの段
数をＭＭＵのアクセスタイムに応じて自由に切り替える
ことができるという効果がある。
さらに、本発明は、リクエスト受付ポート手段。
ビジーチェック手段、メモリアクセス制御パイプ。
ストアデータ持回り手段、リプライデータ返却手段、マ
ージ手段およびマージデータ出力手段を設けたことによ
り、読出しおよび全書込みと部分書込みとを一体化した
メモリアクセス制御パイプにより同一のパイプラインで
制御できるためにさらにハードウェア量が削減され制御
回路が単純化できるという効果がある。
【図面の簡単な説明】
第１図は本発明の第１実施例に係るメモリアクセス制御
装置の構成を示す回路ブロック図、第２図は第１図中の
コードレジスタの内容のフォーマットの一例を示す図、 第３図は第１回中の内部制御部、ＭＭＵ制御部Ｒ／ＦＷ
制御パイプおよびＰＷ制御パイプを詳細に示す図、 第４図は本発明の第２実施例に係るメモリアクセス制御
装置の構成を示す回路ブロック図、第５図は第４図中の
内部制御部、ＭＭＵ制御部Ｒ／ＦＷ制御パイプおよびＰ
Ｗ制御パイプを詳細に示す図、 第６図は本発明の第３実施例に係るメモリアクセス制御
装置の構成を示す回路ブロック図、第７図は第６図中の
内部制御部、ＭＭｕ制御部。 Ｒ／ＦＷ制御パイプおよびＰＷ制御パイプを詳細に示す
図である。 図において、 １・・・Ａリクエスト受付バッファ、 ２・・・Ｂリクエスト受付バッファ、 ３・・・Ｃリクエスト受付バッファ、 ４・・・Ａバッファ読出しレジスタ、 ５・・・Ｂバッファ読出しレジスタ、 ６・・・Ｃバッファ読出しレジスタ、 ７・・・Ａデータバッファ、 ８　・　・ ９　・　・ １０　・ １１　・ １２　・ １３　・ １４　・ １５　・ ２０　・ ２　ｌ　・ ２２　・ ２３　・ ２４　・ ・Ｂデータバッファ、 ・Ｃデータバッファ、 ・Ａデータバッファ読出しレジスタ、 ・Ｂデータバッファ読出しレジスタ、 ・Ｃデータバッファ読出しレジスタ、 ・コードレジスタ、 ・データレジスタ、 ・ビジーチエ・７り回路、 ・内部制御部、 ・ＭＭＵ制御部、 ・Ｒ／ＦＷｆｆｔｌＨ卸バイブ、 ・ＰＷ制御パイプ、 ・Ｒ／ＦＷ用メモリアクセス切替え回路、・ＰＷ用メモ
リアクセス切替え回路、 ・ＭＭＵリプライデーデーはレジスタ、・ＥＣＣ訂正回
路、 ・ＥＣＣ訂正結果レジスタ、 ・ＰＷ読出しレジスタ、 ・ＰＷバッファ、 ・２ウエイセレクタ、 ・ＥＣＣ生成回路、 ・マージ回路、 ・ＭＭＵストアデータ出力レジスタ、 ・装置Ａリプライデータレジスタ、 ・装置Ｂリプライデータレジスタ、 ・装置Ｃリプライデータレジスタ、 ・アンドゲート、 ・ＭＭＵ。 ・メモリアクセス制御パイプである。

Claims (3)

    【特許請求の範囲】
  1. （１）演算処理装置および入出力処理装置と接続され複
    数の要求元の装置からの主記憶装置へのメモリアクセス
    をパイプライン制御で行うメモリアクセス制御装置にお
    いて、 要求元の装置からのリクエストを受け付けて入力するリ
    クエスト受付ポート手段と、 このリクエスト受付ポート手段により入力された複数の
    リクエストのメモリバンクのビジーチェックを行い要求
    元の装置間の優先度を判定して１つのリクエストを選択
    するビジーチェック手段と、このビジーチェック手段に
    より選択されたリクエストのリクエストコード、リクエ
    ストアドレス、装置番号および書込み指定ビットを入力
    してメモリアクセス中にパイプラインで持ち回るＲ／Ｆ
    Ｗ制御パイプと、 前記ビジーチェック手段により選択されたリクエストの
    ストアデータを入力してメモリアクセス中に持ち回るス
    トアデータ持回り手段と、 前記Ｒ／ＦＷ制御パイプの出力から読出し／全書込み処
    理のための主記憶装置に対するリード／ライトリクエス
    トを生成して出力し主記憶装置からのリプライデータを
    受け取って要求元の装置に返すリプライデータ返却手段
    と、 前記ストアデータ持回り手段により持ち回られたストア
    データと前記リプライデータ返却手段により主記憶装置
    から読み出されたリプライデータとの間で部分書込みの
    ためのマージ動作を行ってマージデータを生成するマー
    ジ手段と、 前記Ｒ／ＦＷ制御パイプの出力を入力し部分書込み時の
    ライト処理が終了するまでパイプラインで持ち回るＰＷ
    制御パイプと、 このＰＷ制御パイプの出力から主記憶装置に対する部分
    書込み時のライトリクエストを生成して前記マージ手段
    により生成されたマージデータとともに出力するマージ
    データ出力手段と を有することを特徴とするメモリアクセス制御装置。
  2. （２）演算処理装置および入出力処理装置と接続され複
    数の要求元の装置からの主記憶装置へのメモリアクセス
    をパイプライン制御で行うメモリアクセス制御装置にお
    いて、 要求元の装置からのリクエストを受け付けて入力するリ
    クエスト受付ポート手段と、 このリクエスト受付ポート手段により入力された複数の
    リクエストのメモリバンクのビジーチェックを行い要求
    元の装置間の優先度を判定して１つのリクエストを選択
    するビジーチェック手段と、このビジーチェック手段に
    より選択されたリクエストのリクエストコード、リクエ
    ストアドレス、装置番号および書込み指定ビットを入力
    してメモリアクセス中にパイプラインで持ち回るＲ／Ｆ
    Ｗ制御パイプと、 前記ビジーチェック手段により選択されたリクエストの
    ストアデータを入力してメモリアクセス中に持ち回るス
    トアデータ持回り手段と、 前記Ｒ／ＦＷ制御パイプの出力から読出し／全書込み処
    理のための主記憶装置に対するリード／ライトリクエス
    トを生成して出力し主記憶装置からのリプライデータを
    受け取って要求元の装置に返すリプライデータ返却手段
    と、 前記ストアデータ持回り手段により持ち回られたストア
    データと前記リプライデータ返却手段により主記憶装置
    から読み出されたリプライデータとの間で部分書込みの
    ためのマージ動作を行ってマージデータを生成するマー
    ジ手段と、 前記Ｒ／ＦＷ制御パイプの出力を入力し部分書込み時の
    ライト処理が終了するまでパイプラインで持ち回るＰＷ
    制御パイプと、 このＰＷ制御パイプの出力から主記憶装置に対する部分
    書込み時のライトリクエストを生成して前記マージ手段
    により生成されたマージデータとともに出力するマージ
    データ出力手段と、 前記Ｒ／ＦＷ制御パイプのパイプライン段数をを記憶装
    置のアクセスタイムに応じて切り替えるＲ／ＦＷ用メモ
    リアクセス切替え回路と、 前記ＰＷ制御パイプのパイプライン段数を主記憶装置の
    アクセスタイムに応じて切り替えるＰＷ用メモリアクセ
    ス切替え回路と を有することを特徴とするメモリアクセス制御装置。
  3. （３）演算処理装置および入出力処理装置と接続され複
    数の要求元の装置からの主記憶装置へのメモリアクセス
    をパイプライン制御で行うメモリアクセス制御装置にお
    いて、 要求元の装置からのリクエストを受け付けて入力するリ
    クエスト受付ポート手段と、 このリクエスト受付ポート手段により入力された複数の
    リクエストのメモリバンクのビジーチェックを行い要求
    元の装置間の優先度を判定して１つのリクエストを選択
    するビジーチェック手段と、このビジーチェック手段に
    より選択されたリクエストのリクエストコード、リクエ
    ストアドレス、装置番号および書込み指定ビットを入力
    してメモリアクセス中にパイプラインで持ち回るメモリ
    アクセス制御パイプと、 前記ビジーチェック手段により選択されたリクエストの
    ストアデータを入力してメモリアクセス中に持ち回るス
    トアデータ持回り手段と、 前記メモリアクセス制御パイプの出力から読出し／全書
    込み処理のための主記憶装置に対するリード／ライトリ
    クエストを生成して出力し主記憶装置からのリプライデ
    ータを受け取って要求元の装置に返すリプライデータ返
    却手段と、 前記ストアデータ持回り手段により持ち回られたストア
    データと前記リプライデータ返却手段により主記憶装置
    から読み出されたリプライデータとの間で部分書込みの
    ためのマージ動作を行ってマージデータを生成するマー
    ジ手段と、 前記メモリアクセス制御パイプの出力から主記憶装置に
    対する部分書込み時のライトリクエストを生成して前記
    マージ手段により生成されたマージデータとともに出力
    するマージデータ出力手段と を有することを特徴とするメモリアクセス制御装置。
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EP91109472A EP0465847B1 (en) 1990-06-11 1991-06-10 Memory access control having commonly shared pipeline structure
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