JPH03101130A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03101130A JPH03101130A JP23791189A JP23791189A JPH03101130A JP H03101130 A JPH03101130 A JP H03101130A JP 23791189 A JP23791189 A JP 23791189A JP 23791189 A JP23791189 A JP 23791189A JP H03101130 A JPH03101130 A JP H03101130A
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- JP
- Japan
- Prior art keywords
- semiconductor device
- film
- impurities
- manufacturing
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、さらに詳し
くは、半導体装置に侵入する汚染不純物のゲンタリング
に係るものである。
くは、半導体装置に侵入する汚染不純物のゲンタリング
に係るものである。
半導体装置は、装置Ｇこ侵入する汚染不純物の影響によ
りその性能は大きく左右される。又、近年の半導体集積
回路装置の高集積化は著しいものがあり、微量の汚染不
純物でも悪影響を及ぼし、その対策としてゲンタリング
技術は、クリーン化技術と共に今後いっそう重要である
。
りその性能は大きく左右される。又、近年の半導体集積
回路装置の高集積化は著しいものがあり、微量の汚染不
純物でも悪影響を及ぼし、その対策としてゲンタリング
技術は、クリーン化技術と共に今後いっそう重要である
。
第２図は従来の半導体装置の製造方法（こよって製造さ
れた半導体素子の一例であるＮＭＯＳトランジスタｃ以
下ＮＭＯ８Ｔと称す）の構造を模式的に示す断面図であ
る。
れた半導体素子の一例であるＮＭＯＳトランジスタｃ以
下ＮＭＯ８Ｔと称す）の構造を模式的に示す断面図であ
る。
第２図において、（１）はＰ型のシリコン単結晶基板、
（２）は素子間を分離するためのフィールド酸化膜、（
３）および（４）はＮＭＯ８Ｔのソース領域およびドレ
イン領域となるそれぞれに高濃度のＮ型不純物拡散層、
（５）はゲート酸化膜、（６）はゲート電極である。又
、（力は層間絶縁膜、（８）は第１のコンタクトホール
、（９）はアルミによる内部配線層、（１Ｇは保ｓ膜、
ａυは第２のコンタクトホール、＠はアルミ電極配線層
である。
（２）は素子間を分離するためのフィールド酸化膜、（
３）および（４）はＮＭＯ８Ｔのソース領域およびドレ
イン領域となるそれぞれに高濃度のＮ型不純物拡散層、
（５）はゲート酸化膜、（６）はゲート電極である。又
、（力は層間絶縁膜、（８）は第１のコンタクトホール
、（９）はアルミによる内部配線層、（１Ｇは保ｓ膜、
ａυは第２のコンタクトホール、＠はアルミ電極配線層
である。
そして、この従来例の製造方法は、まずＰ型のシリコン
単結晶基板（１）に素子間分離のためのフィールド酸化
膜（２）を選択的に形成させ、その後ソース領域および
ドレイン領域＋３）、（４）と、ゲート酸化膜（５）を
介したゲートｉｔ ＦＭ（６１をそれぞれ選択的に形成
させ、これらの上を層間絶縁膜（７）で覆う。次（こ各
ソーズおよびドレイン領域（３）ｉ４）の選択された所
定の部分に第１のコンタクトホール（８）を開口させ、
アルミによる内部配線層（９）を形成する。続いて、内
部配線層（９）を保護し、最低限必要である電極のみ引
き出すため憂こ、保護膜（１（Ｉを形成し、その後保護
膜員に第２のコンタクトホール０υを開口させ、アルミ
電極配線層０諺を形成する。
単結晶基板（１）に素子間分離のためのフィールド酸化
膜（２）を選択的に形成させ、その後ソース領域および
ドレイン領域＋３）、（４）と、ゲート酸化膜（５）を
介したゲートｉｔ ＦＭ（６１をそれぞれ選択的に形成
させ、これらの上を層間絶縁膜（７）で覆う。次（こ各
ソーズおよびドレイン領域（３）ｉ４）の選択された所
定の部分に第１のコンタクトホール（８）を開口させ、
アルミによる内部配線層（９）を形成する。続いて、内
部配線層（９）を保護し、最低限必要である電極のみ引
き出すため憂こ、保護膜（１（Ｉを形成し、その後保護
膜員に第２のコンタクトホール０υを開口させ、アルミ
電極配線層０諺を形成する。
しかしながら、前記した従来例による半導体装置の製造
方法の場合、層間絶縁膜および保護膜は、外環境からの
汚染不純物Ｃ金属イオン、Ｈ＋、Ｈ，０等）を防ぐ役目
をしてはいるが、上記の影響を完全に遮断するものでは
ない０層間絶縁膜および保護膜中に汚染不純物が存在す
れば、半導体装置の特性を劣化させる原因となる。特に
Ｈ”Ｇまゲート酸化膜を還元する事蚤こよりゲート酸化
膜を劣化させ、又Ｈ２０は有極性分子であるためリーク
電流を生じさせる事により素子特性を著しく劣化させる
。
方法の場合、層間絶縁膜および保護膜は、外環境からの
汚染不純物Ｃ金属イオン、Ｈ＋、Ｈ，０等）を防ぐ役目
をしてはいるが、上記の影響を完全に遮断するものでは
ない０層間絶縁膜および保護膜中に汚染不純物が存在す
れば、半導体装置の特性を劣化させる原因となる。特に
Ｈ”Ｇまゲート酸化膜を還元する事蚤こよりゲート酸化
膜を劣化させ、又Ｈ２０は有極性分子であるためリーク
電流を生じさせる事により素子特性を著しく劣化させる
。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、絶縁膜中の
汚染不純物を捕獲させる事のできる半導体装置の製造方
法を提供することである。
なされたもので、その目的とするところは、絶縁膜中の
汚染不純物を捕獲させる事のできる半導体装置の製造方
法を提供することである。
前記目的を達成するために、この発明【こ係る半導体装
置の製造方法は、絶縁膜中の汚染不純物を捕獲するため
に、絶縁膜中にチタン、リン、砒素又はボロンを含有さ
せる工程を含む事を特徴とする。
置の製造方法は、絶縁膜中の汚染不純物を捕獲するため
に、絶縁膜中にチタン、リン、砒素又はボロンを含有さ
せる工程を含む事を特徴とする。
すなわち、この発明においては、半導体装置の絶縁膜に
チタン、リン、砒素、又はボロンが含有されているため
に、含有された上記物質が上記膜中の汚染不純物と反応
する事により汚染不純物を捕獲し、これら汚染不純物の
半導体装置への悪影響を取り除く事ができるのである。
チタン、リン、砒素、又はボロンが含有されているため
に、含有された上記物質が上記膜中の汚染不純物と反応
する事により汚染不純物を捕獲し、これら汚染不純物の
半導体装置への悪影響を取り除く事ができるのである。
以下、この発明に係る半導体装置の製造方法の一実施例
について、チタン（Ｔｉ）を保護膜中に含有させる場合
について、第１図を参照して鮮細に説明する。
について、チタン（Ｔｉ）を保護膜中に含有させる場合
について、第１図を参照して鮮細に説明する。
第１図（ａ）ないしくｅ）はこの実施例を適用したＮＭ
ＯＳトランジスタの製造方法を示すもので、主要な製造
工程を順次模式的に示すそれぞれに断面図である。
ＯＳトランジスタの製造方法を示すもので、主要な製造
工程を順次模式的に示すそれぞれに断面図である。
すなわち、第１図においても、Ｃ１）はＰ型のシリコン
単結晶基板、（２）は素子間を分離するためのフィール
ド酸化膜、（３）および（４）はＮＭＯＳのソース領域
およびドレイン領域となるそれぞれに高濃度のＮ型不純
物拡散層、（５）はゲート酸化膜、（６）はゲート電極
である０又、（７）は層間絶縁膜、（８）は第１のコン
タクトホール、Ｃ９）ｇ；ｔアルミによる内部配線層、
ａＯは保護膜、０ηは第２のコンタクトホール、（２）
はアルミ電極配線層である。さらに、（２）はレジスト
膜、α尋は注入されたチタンである。
単結晶基板、（２）は素子間を分離するためのフィール
ド酸化膜、（３）および（４）はＮＭＯＳのソース領域
およびドレイン領域となるそれぞれに高濃度のＮ型不純
物拡散層、（５）はゲート酸化膜、（６）はゲート電極
である０又、（７）は層間絶縁膜、（８）は第１のコン
タクトホール、Ｃ９）ｇ；ｔアルミによる内部配線層、
ａＯは保護膜、０ηは第２のコンタクトホール、（２）
はアルミ電極配線層である。さらに、（２）はレジスト
膜、α尋は注入されたチタンである。
そして、製造方法は、まずＰ型のシリコン単結晶基板（
１）上に素子間分離のためのフィールド酸化膜（２）を
選択的に形成させ、その後ソース領域およびドレイン領
域１３）、 Ｃ４）とゲート酸化膜（５）を介したゲー
ト電極（６）をそれぞれ選択的に形成させ、これらの上
を層間絶ａｉｉｌ膜（７）で覆う。次に各ソースおよび
ドレイン領域（３）、（４）の選択された所定の部分に
第１のコンタクトホール（８）を開口させ、アルミによ
る内部配線層（９）を形成させる。（第１図（ａ））。
１）上に素子間分離のためのフィールド酸化膜（２）を
選択的に形成させ、その後ソース領域およびドレイン領
域１３）、 Ｃ４）とゲート酸化膜（５）を介したゲー
ト電極（６）をそれぞれ選択的に形成させ、これらの上
を層間絶ａｉｉｌ膜（７）で覆う。次に各ソースおよび
ドレイン領域（３）、（４）の選択された所定の部分に
第１のコンタクトホール（８）を開口させ、アルミによ
る内部配線層（９）を形成させる。（第１図（ａ））。
続いて、内部配線層（９）を保護し、最低限必要である
電極のみ引き出すために保護膜Ｃ１ｌを形成する。
電極のみ引き出すために保護膜Ｃ１ｌを形成する。
（第１図（ｂ） ） 、保饅膜員としては、酸化膜（Ｓ
１Ｏ３）、窒化膜（Ｓｉ３Ｎ４）、スピンオングラス
（ＳＯＧ）などの使用が可能であり、アルミニ程以降に
形成される膜であるため、酸化膜（Ｓｉ０２）、窒化膜
（Ｓｉ、Ｎ４）はアルミの融点以下の低温プロセスのプ
ラズマＣＶＤ法により形成する。
１Ｏ３）、窒化膜（Ｓｉ３Ｎ４）、スピンオングラス
（ＳＯＧ）などの使用が可能であり、アルミニ程以降に
形成される膜であるため、酸化膜（Ｓｉ０２）、窒化膜
（Ｓｉ、Ｎ４）はアルミの融点以下の低温プロセスのプ
ラズマＣＶＤ法により形成する。
次に保護膜四の所定の部分に第２のコンタクトホール０
ηを開口させ、アルミ電極配線層＠を形成する。（第１
図（Ｃ））。
ηを開口させ、アルミ電極配線層＠を形成する。（第１
図（Ｃ））。
その後チタンを保護膜（１０中番こ含有させる。まずア
ルミ電極配線層＠の表面を覆うよう（こレジスト膜０３
を第１図（ｄ）のように形成する。これはアルε電極配
線層（２）と保護膜ｕＱ中のチタンα尋がショートする
のを防ぐためである。続いて、チタンをイオン注入機を
用いて保獲膜ｕｌ中に注入する。（第１図（ｄ））。
ルミ電極配線層＠の表面を覆うよう（こレジスト膜０３
を第１図（ｄ）のように形成する。これはアルε電極配
線層（２）と保護膜ｕＱ中のチタンα尋がショートする
のを防ぐためである。続いて、チタンをイオン注入機を
用いて保獲膜ｕｌ中に注入する。（第１図（ｄ））。
最後にレジスト膜（至）を除去する。（第１図（ｅ））
０以上のような製造方法でチタンを保護中に含有させる
わけであるが、チタンは真空ポンプであるゲンターボン
プに利用されているように、活性な金属である。そのた
め保護膜中に注入されたチタンによ−〕で、保護膜中に
存在するＨ＋％ Ｈ，０又は金属イオンなどの汚染不純
物を捕獲する事ができ、それら汚染不純物による半導体
装置への悪影響を取り除く事ができる。
０以上のような製造方法でチタンを保護中に含有させる
わけであるが、チタンは真空ポンプであるゲンターボン
プに利用されているように、活性な金属である。そのた
め保護膜中に注入されたチタンによ−〕で、保護膜中に
存在するＨ＋％ Ｈ，０又は金属イオンなどの汚染不純
物を捕獲する事ができ、それら汚染不純物による半導体
装置への悪影響を取り除く事ができる。
なお、前記実施例では保護膜中にチタンを含有させる事
Ｇこよって汚染不純物を捕獲したが２層間絶縁膜中の汚
線不純物も同様の方法で捕獲する事ができる。
Ｇこよって汚染不純物を捕獲したが２層間絶縁膜中の汚
線不純物も同様の方法で捕獲する事ができる。
又、前記実施例ではチタンを用いたが、リンＰ）、砒素
（Ａｓ）、ポロン（Ｂ）を用いても同様の効果を得る事
ができる。
（Ａｓ）、ポロン（Ｂ）を用いても同様の効果を得る事
ができる。
又、前記実施例ではＮＭＯ８）ランジスタの製造方法を
示したが、半導体装置の構成において、絶縁膜を有する
ものであればよい。
示したが、半導体装置の構成において、絶縁膜を有する
ものであればよい。
以上詳述したように、この発明によれば、半導体装置の
絶縁膜中にチタン、リン、砒素又はポロンを含有させた
ので、それらの物質が上記膜中の汚染不純物を捕獲し、
汚染不純物による半導体装置への悪影響を取り除く事が
でき、半導体装置の信頼性を向上させる事ができる。
絶縁膜中にチタン、リン、砒素又はポロンを含有させた
ので、それらの物質が上記膜中の汚染不純物を捕獲し、
汚染不純物による半導体装置への悪影響を取り除く事が
でき、半導体装置の信頼性を向上させる事ができる。
第１図（ａ）ないしくｅ）は、この発明の一実施例を適
用した半導体装置の製造方法を示すもので、主要な製造
工程を順次模式的に示すそれぞれに断面図であり、また
、第２図は従来の製造方法による半導体装置の構造を模
式的に示す断面図である。 図において、（７）は層間絶縁膜、顛は保護膜、α荀は
含有されたチタンである。 なお、図中、同一符号は同一、または相当部分を示す。
用した半導体装置の製造方法を示すもので、主要な製造
工程を順次模式的に示すそれぞれに断面図であり、また
、第２図は従来の製造方法による半導体装置の構造を模
式的に示す断面図である。 図において、（７）は層間絶縁膜、顛は保護膜、α荀は
含有されたチタンである。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）絶縁膜を有する半導体装置の製造方法において、
絶縁膜中にチタン、リン、砒素又はボロンを含有させる
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23791189A JPH03101130A (ja) | 1989-09-13 | 1989-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23791189A JPH03101130A (ja) | 1989-09-13 | 1989-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101130A true JPH03101130A (ja) | 1991-04-25 |
Family
ID=17022268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23791189A Pending JPH03101130A (ja) | 1989-09-13 | 1989-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101130A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177343B1 (en) | 1995-09-14 | 2001-01-23 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6214749B1 (en) | 1994-09-14 | 2001-04-10 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices |
| US6235648B1 (en) | 1997-09-26 | 2001-05-22 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6326318B1 (en) | 1995-09-14 | 2001-12-04 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| US6831015B1 (en) | 1996-08-30 | 2004-12-14 | Sanyo Electric Co., Ltd. | Fabrication method of semiconductor device and abrasive liquid used therein |
| US6917110B2 (en) | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
-
1989
- 1989-09-13 JP JP23791189A patent/JPH03101130A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214749B1 (en) | 1994-09-14 | 2001-04-10 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices |
| US6177343B1 (en) | 1995-09-14 | 2001-01-23 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6268657B1 (en) | 1995-09-14 | 2001-07-31 | Sanyo Electric Co., Ltd. | Semiconductor devices and an insulating layer with an impurity |
| US6326318B1 (en) | 1995-09-14 | 2001-12-04 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| US6831015B1 (en) | 1996-08-30 | 2004-12-14 | Sanyo Electric Co., Ltd. | Fabrication method of semiconductor device and abrasive liquid used therein |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6235648B1 (en) | 1997-09-26 | 2001-05-22 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6917110B2 (en) | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
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