JPS60257180A - 接合型電界効果型半導体装置の製造方法 - Google Patents
接合型電界効果型半導体装置の製造方法Info
- Publication number
- JPS60257180A JPS60257180A JP59112426A JP11242684A JPS60257180A JP S60257180 A JPS60257180 A JP S60257180A JP 59112426 A JP59112426 A JP 59112426A JP 11242684 A JP11242684 A JP 11242684A JP S60257180 A JPS60257180 A JP S60257180A
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- type
- junction
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- region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、接合型電界効果型半導体装置の製造方法に関
する。
する。
背景技術とその問題点
接合型電界効果トランジスタ（ＦＥＴ）は、入力インピ
ーダンスが１１１１＜、低雑音である等の特徴ヲモって
いるため、高性能へソドアンプとして広く用いられてい
る。接合型ＦＥＴの性能は、一般にＧｍ ／Ｃ４５ｓ
（Ｇｍ ：相互コンダクタンス、Ｃ１５ｓ：入力容量）
で表わされるが、Ｃ１５ｓは増幅回路系の容量との関係
により決定されるため、接合型ＦＥＴの性能を良くする
にはＣ１５ｓを一定にしてＧｍを高くする必要がある。
ーダンスが１１１１＜、低雑音である等の特徴ヲモって
いるため、高性能へソドアンプとして広く用いられてい
る。接合型ＦＥＴの性能は、一般にＧｍ ／Ｃ４５ｓ
（Ｇｍ ：相互コンダクタンス、Ｃ１５ｓ：入力容量）
で表わされるが、Ｃ１５ｓは増幅回路系の容量との関係
により決定されるため、接合型ＦＥＴの性能を良くする
にはＣ１５ｓを一定にしてＧｍを高くする必要がある。
従って横方向の寸法、即らゲート長及びピッチ長を短縮
し“ζＧＩＩ＋を高くし、寸法短縮により減少した容量
分だけゲート幅を長くしてＧｍ／Ｃ１５ｓを増加させる
のが接合型ＦＥＴの性能を向上させるための１つの方法
となっている。その他に、接合型ＦＥＴの性能に関係す
る要素として入力換算雑音電圧Ｏｎ、ピンチオフ領域で
のイオン化電流、耐圧等があり、これらも重要である。
し“ζＧＩＩ＋を高くし、寸法短縮により減少した容量
分だけゲート幅を長くしてＧｍ／Ｃ１５ｓを増加させる
のが接合型ＦＥＴの性能を向上させるための１つの方法
となっている。その他に、接合型ＦＥＴの性能に関係す
る要素として入力換算雑音電圧Ｏｎ、ピンチオフ領域で
のイオン化電流、耐圧等があり、これらも重要である。
従って、接合型ＦＥＴの性能を向」二させる際、同時に
これらの特（１１を１月なわないように注意する必要が
ある。
これらの特（１１を１月なわないように注意する必要が
ある。
一方、現在第５図に承ずように、第１導電形半導体基板
例えばＰ上型Ｓｔ基板＋１１上に同導電形の高抵抗半導
体層即ちＰ−形Ｓｔ層（２）を形成し、さらにエピタキ
シャル気相成長法又はイオン注入法にて第２導電形即ち
Ｎ形のチャンネル層（３）を形成し、その後イオン注入
によってＰ十形ゲート領域（９）、Ｎ＋十形−ス及びド
レイン領域（１７）及び（Ｉ８）を形成して成る接合型
ＦＢＴが提案されている。
例えばＰ上型Ｓｔ基板＋１１上に同導電形の高抵抗半導
体層即ちＰ−形Ｓｔ層（２）を形成し、さらにエピタキ
シャル気相成長法又はイオン注入法にて第２導電形即ち
Ｎ形のチャンネル層（３）を形成し、その後イオン注入
によってＰ十形ゲート領域（９）、Ｎ＋十形−ス及びド
レイン領域（１７）及び（Ｉ８）を形成して成る接合型
ＦＢＴが提案されている。
この接合型ＦＥＴではＰ−形Ｓ１層（２）によってＮ形
チャンネル層（３）とＰ十形Ｓｉ基板（１）間の寄生容
量を低減し、その分性能指数Ｇｍ／Ｃ１５ｓの増加を図
っている。しかし乍ら、このＰ−形３１層（３）が挿入
されることにより、相互コンダクタンスＧｍが減少する
こと、３極管特性がみられる様になること、出力抵抗が
減少すること、入力換算雑音電圧ｏｎが大きくなること
等の欠点を有するものであった。
チャンネル層（３）とＰ十形Ｓｉ基板（１）間の寄生容
量を低減し、その分性能指数Ｇｍ／Ｃ１５ｓの増加を図
っている。しかし乍ら、このＰ−形３１層（３）が挿入
されることにより、相互コンダクタンスＧｍが減少する
こと、３極管特性がみられる様になること、出力抵抗が
減少すること、入力換算雑音電圧ｏｎが大きくなること
等の欠点を有するものであった。
発明の目的
本発明は、上述の点に鑑みて、特性の向」二を図ること
ができる接合型電界効果型半導体装置の製造方法を提供
するものである。
ができる接合型電界効果型半導体装置の製造方法を提供
するものである。
発明の概要
本発明は、第１導電形半導体基根上に第１導電形の＋Ｉ
ｉ抵抗半導体層を形成する工程と、＋ｔｌＩ抵抗半導体
層に第２導電形半導体層を形成する工程と、第２導電形
半導体層」−の開口部を自する絶縁層をマスクとしてソ
ース、ドレイン、ゲート領域に不純物を導入する工程と
、少くともゲート領域形成のための開口部を含む領域に
イオン注入を行って第１＃電形の高抵抗半導体層に第１
導電形の低抵抗領域を形成する工程を有することを特徴
とする接合型電界効果型半導体装置の製造方法である。
ｉ抵抗半導体層を形成する工程と、＋ｔｌＩ抵抗半導体
層に第２導電形半導体層を形成する工程と、第２導電形
半導体層」−の開口部を自する絶縁層をマスクとしてソ
ース、ドレイン、ゲート領域に不純物を導入する工程と
、少くともゲート領域形成のための開口部を含む領域に
イオン注入を行って第１＃電形の高抵抗半導体層に第１
導電形の低抵抗領域を形成する工程を有することを特徴
とする接合型電界効果型半導体装置の製造方法である。
上記製造方法により、接合型電界効果型半導体装置の特
性の向上を図るごとができる。
性の向上を図るごとができる。
実施例
第１図は本発明の１実施例を不ず。
本例においては、先ず第１図Ａに不ずように、第１導電
形半導体基扱例えばＰ十形Ｓ１基板（１１上に第１導電
形の高抵抗半導体層即ちＰ−形Ｓｉ層（２）をエピタキ
シャル成長法により堆積し°ζ形成した後、このＰ−形
Ｓｉ層（２）−ヒに第２導電形半導体層即ちＮ形Ｓｉ＋
！ （チャンネルＩり ＋３１をエピタキシャル成長法
又はイオ・ン注入法により形成する。
形半導体基扱例えばＰ十形Ｓ１基板（１１上に第１導電
形の高抵抗半導体層即ちＰ−形Ｓｉ層（２）をエピタキ
シャル成長法により堆積し°ζ形成した後、このＰ−形
Ｓｉ層（２）−ヒに第２導電形半導体層即ちＮ形Ｓｉ＋
！ （チャンネルＩり ＋３１をエピタキシャル成長法
又はイオ・ン注入法により形成する。
次に、第１図Ｂに示すように、Ｎ形Ｓ４層（３月二に絶
縁層となる８１０２層（４）を形成した後、ソース領域
、ゲート領域、ドレイン領域を形成すべき部分に開口部
（５） （（５Ｓ） 、（５ｃ） 、（５Ｄ） ）を設
ける。
縁層となる８１０２層（４）を形成した後、ソース領域
、ゲート領域、ドレイン領域を形成すべき部分に開口部
（５） （（５Ｓ） 、（５ｃ） 、（５Ｄ） ）を設
ける。
次に、第１図Ｃに示すよ・うに、ゲート領域を形成すべ
き開口部（５Ｇ）内のＮ形Ｓ４層（３）上に多結晶Ｓｉ
層（６）を例えばＣＶＤで被着する。
き開口部（５Ｇ）内のＮ形Ｓ４層（３）上に多結晶Ｓｉ
層（６）を例えばＣＶＤで被着する。
次に、第１図りに示すように、ホトレジスト（７）をマ
スクにしてゲートの開口部（５Ｇ）よりＢ＋（又はＢＦ
２”等）をイオン注入してＮ形Ｓ４層（３）にＰ十形の
ゲート領域（９）を形成する。このときイオン注入は多
結晶Ｓｊ！＋６１を通じて行われるので、多結晶Ｓ４層
（６）の厚み分だけＮ形Ｓｉ層（３）内でのゲート領域
（９）は浅く形成される。そして、この不純物の導入さ
れた多結晶シリコン層（６）によってゲート直列抵抗Ｒ
ｇも低減される。なお、この際、Ｓ１＋。
スクにしてゲートの開口部（５Ｇ）よりＢ＋（又はＢＦ
２”等）をイオン注入してＮ形Ｓ４層（３）にＰ十形の
ゲート領域（９）を形成する。このときイオン注入は多
結晶Ｓｊ！＋６１を通じて行われるので、多結晶Ｓ４層
（６）の厚み分だけＮ形Ｓｉ層（３）内でのゲート領域
（９）は浅く形成される。そして、この不純物の導入さ
れた多結晶シリコン層（６）によってゲート直列抵抗Ｒ
ｇも低減される。なお、この際、Ｓ１＋。
Ｎ”、Ｆ十等もイオン注入することにより、より低温度
で活性化することが可能になる。
で活性化することが可能になる。
次に、第１図Ｅに示すように、ホトレジスト（７）をマ
スクにしてソース及びドレインの開口部（５Ｓ）及び（
５Ｄ）からＮ形Ｓ ｉｌｍ （３１にリンＰ十をイオン
注入し、ソース領域（１７）とドレイン領域（１８）を
形成する。
スクにしてソース及びドレインの開口部（５Ｓ）及び（
５Ｄ）からＮ形Ｓ ｉｌｍ （３１にリンＰ十をイオン
注入し、ソース領域（１７）とドレイン領域（１８）を
形成する。
次に、第１図Ｆに不ずように、ホトレジスト（７）をマ
スクにし°ζゲート領域（９）形成のための開口部（５
）を含む領域、即ち多結晶Ｓｉｊ＃（６１の」−からＢ
＋をイオン注入してＰ−形３１層（２）に第１導電形の
低抵抗領域となるＰ十形ＳＩ領域（８）を形成する。
スクにし°ζゲート領域（９）形成のための開口部（５
）を含む領域、即ち多結晶Ｓｉｊ＃（６１の」−からＢ
＋をイオン注入してＰ−形３１層（２）に第１導電形の
低抵抗領域となるＰ十形ＳＩ領域（８）を形成する。
次に、第１図Ｇに示すように、ドレイン領域（１Ｂ）
、ゲート領域（９）、ソース領域（１７）上に被着した
５ｉ０２膜θ〔を介して５ｉａＮ４膜（１１）を例えば
ＣＶＤで形成する。コ（７） Ｓ １０２股ａｏｔは、
３１８Ｎ４を８１層に直接被着した場合のストレス等の
影響を回避するためのものである。
、ゲート領域（９）、ソース領域（１７）上に被着した
５ｉ０２膜θ〔を介して５ｉａＮ４膜（１１）を例えば
ＣＶＤで形成する。コ（７） Ｓ １０２股ａｏｔは、
３１８Ｎ４を８１層に直接被着した場合のストレス等の
影響を回避するためのものである。
次に、第１図１１に示すように、５ｉＯｚ層（１２）を
ＣＶＤで形成した後、アニールにより注入されたイオン
の活性化を行う。この後、電極が形成されるべき部分を
除いてホトレジスト（７）を被着し、このホトレジスト
（７）をマスクとして溶液エツチングによりＳ ｉＣｈ
層（１２）の５ｉ０２を除去する（第１図Ｉ）。
ＣＶＤで形成した後、アニールにより注入されたイオン
の活性化を行う。この後、電極が形成されるべき部分を
除いてホトレジスト（７）を被着し、このホトレジスト
（７）をマスクとして溶液エツチングによりＳ ｉＣｈ
層（１２）の５ｉ０２を除去する（第１図Ｉ）。
次に、第１図４１ニ示すように、５ｉａＮ ４ Ｉｆ！
（＋１）をエツチング除去した後、Ｓ ｉ０２［ｌＩ
ｉ［１０）も薄くエツチングして除去する。この後、多
結晶Ｓｉ膜（１３）を介して八１のソース電極（１４）
とドレイン電極（１５）を形成し”ζ本発明の接合型Ｆ
Ｆ、Ｔ（１６）を得る。
（＋１）をエツチング除去した後、Ｓ ｉ０２［ｌＩ
ｉ［１０）も薄くエツチングして除去する。この後、多
結晶Ｓｉ膜（１３）を介して八１のソース電極（１４）
とドレイン電極（１５）を形成し”ζ本発明の接合型Ｆ
Ｆ、Ｔ（１６）を得る。
この実施例の製法によれば、Ｐ−形５ｉｌｉｊ（２１を
Ｐ＋形Ｓｉ基板＋１１とＮ形ＳＩ層（３）の間に形成し
たことにより、チャンネルとなるＮ形ＳＩＮ＋３１とＰ
十形５１基板＋１＋間の寄生容量を減らし、その骨性能
ｆＦｉ数Ｇ１１Ｉ／Ｃ１５ｓを増加させることができる
。同時に第１図Ｆの工程でゲート領域（９）直下のＰ−
形Ｓｔ層（２）にＰ＋十形Ｓｉ領域８）を形成すること
により、Ｐ−形Ｓ １ｊｉｉｌ１２１を形成したことに
より生ずる相互コンダクタンスＧｍの減少、３極管特性
がみられることによる出力抵抗の減少、入力換算雑音電
圧ｅｎの増大等の欠点を解消できる。このＰ十形Ｓｉ領
域（８）形成の際のイオン注入の加速電圧は、４００ｋ
ｅＶ程度で済む。
Ｐ＋形Ｓｉ基板＋１１とＮ形ＳＩ層（３）の間に形成し
たことにより、チャンネルとなるＮ形ＳＩＮ＋３１とＰ
十形５１基板＋１＋間の寄生容量を減らし、その骨性能
ｆＦｉ数Ｇ１１Ｉ／Ｃ１５ｓを増加させることができる
。同時に第１図Ｆの工程でゲート領域（９）直下のＰ−
形Ｓｔ層（２）にＰ＋十形Ｓｉ領域８）を形成すること
により、Ｐ−形Ｓ １ｊｉｉｌ１２１を形成したことに
より生ずる相互コンダクタンスＧｍの減少、３極管特性
がみられることによる出力抵抗の減少、入力換算雑音電
圧ｅｎの増大等の欠点を解消できる。このＰ十形Ｓｉ領
域（８）形成の際のイオン注入の加速電圧は、４００ｋ
ｅＶ程度で済む。
これは、Ｎ形Ｓｉ層（３）上に多結晶Ｓｉ層（６）を形
成してゲート領域（９）の厚さを薄くしたことにより、
多結晶Ｓｉ層（５）を形成しない場合と比べてＮ形Ｓｉ
層（３）の厚さを減らずことができるごとによる。なお
、現在の接合型ＦＥＴではチャンネルの厚さとして二〇
、５μｍとっているが、このチャンネルの晶さは濃度と
共に接合型ＦＥＴの飽和ドレイン電流Ｉ Ｄｓｓを決定
しており、この値は接合型ＦＥＴの要求性能により決ま
るため変えることばできない。
成してゲート領域（９）の厚さを薄くしたことにより、
多結晶Ｓｉ層（５）を形成しない場合と比べてＮ形Ｓｉ
層（３）の厚さを減らずことができるごとによる。なお
、現在の接合型ＦＥＴではチャンネルの厚さとして二〇
、５μｍとっているが、このチャンネルの晶さは濃度と
共に接合型ＦＥＴの飽和ドレイン電流Ｉ Ｄｓｓを決定
しており、この値は接合型ＦＥＴの要求性能により決ま
るため変えることばできない。
また、イオン注入法を利用することにより、Ｐ＋十形Ｓ
ｉ領域８）の形成が容易になる。
ｉ領域８）の形成が容易になる。
第２図に示す実施例は、多結晶５ｉｌｔｆ＃を形成しな
いで、ゲート領域（９）をＮ形Ｓｉ層（３）に形成した
場合を示す。この実施例の場合は、Ｐ−形Ｓｉ層（２）
にＰ＋形Ｓ１領域（８）を形成する際、Ｎ形Ｓｉ層（３
）の厚さが上記実施例のＮ形Ｓｉ層（３）より厚いため
、イオン注入の加速電圧として５００〜６００ｋｅシ程
度が必要である。
いで、ゲート領域（９）をＮ形Ｓｉ層（３）に形成した
場合を示す。この実施例の場合は、Ｐ−形Ｓｉ層（２）
にＰ＋形Ｓ１領域（８）を形成する際、Ｎ形Ｓｉ層（３
）の厚さが上記実施例のＮ形Ｓｉ層（３）より厚いため
、イオン注入の加速電圧として５００〜６００ｋｅシ程
度が必要である。
上記実施例においては、Ｐ＋十形Ｓｉ領域８）をゲート
領域（９）の下方に位置するＰ−形Ｓｉ層（２）に形成
したことによりＰ形Ｓｉ層への空乏層の広がりが減る分
ｅｎは減少する。しかし、第６図にボずようにＰ−形Ｓ
ｉ層（２）の空乏層（２０）はドレイン側にも広がる。
領域（９）の下方に位置するＰ−形Ｓｉ層（２）に形成
したことによりＰ形Ｓｉ層への空乏層の広がりが減る分
ｅｎは減少する。しかし、第６図にボずようにＰ−形Ｓ
ｉ層（２）の空乏層（２０）はドレイン側にも広がる。
さらにこれの改善として、第３図に示すようにドレイン
領域（１８）のト方に位置するＰ−形Ｓｉ層（２）にも
Ｐ十形Ｓｉ領域（８）を形成して本発明に係る接合型Ｆ
ＥＴを構成しζも良い。これにより、Ｐ−形Ｓｔ層（２
）のドレイン側にも拡がっている空乏層を減少させるこ
とができ、その分人力換算雑音電圧ｅｎを低減させるこ
とができる。また、ゲート領域（９）とドレイン領域（
１８）の下方における夫々のＰ十形ＳＩ領域（８）は第
４図にネオように連続するように形成してもよい。
領域（１８）のト方に位置するＰ−形Ｓｉ層（２）にも
Ｐ十形Ｓｉ領域（８）を形成して本発明に係る接合型Ｆ
ＥＴを構成しζも良い。これにより、Ｐ−形Ｓｔ層（２
）のドレイン側にも拡がっている空乏層を減少させるこ
とができ、その分人力換算雑音電圧ｅｎを低減させるこ
とができる。また、ゲート領域（９）とドレイン領域（
１８）の下方における夫々のＰ十形ＳＩ領域（８）は第
４図にネオように連続するように形成してもよい。
発明の効果
本発明によれば、性能指数Ｇｍ／Ｃ１５ｓが高く、また
入力換算雑音電圧ｅｎの低い接合型ＦＥＴを製造するこ
とができる。
入力換算雑音電圧ｅｎの低い接合型ＦＥＴを製造するこ
とができる。
第１図Ａ−Ｊは本発明の接合型ＦＥＴの製造方法を示す
工程図、第２図、第３図、第４図及び第６図は本発明の
他の実施例を示す断面図、第５図は従来の接合型ＦＥＴ
の断面図である。 （１１はＰ十形Ｓ１基板、（２）はＰ−形Ｓｔ層、（３
）はＮ形Ｓｉ層、（５）は開口部、（８）はＰ十形Ｓｉ
領域、（９）はゲート＠域、（１６）は接合型１？ Ｒ
”ｒ’、（１７） ハ’／ −ス領域、（１８）はドレ
イン６１１域である。 ０ 第１図 第１図 Ｐ＋ 戸 第２図 第３図 第５図 ４ ｌり ９’ｌＢ４ 第４図
工程図、第２図、第３図、第４図及び第６図は本発明の
他の実施例を示す断面図、第５図は従来の接合型ＦＥＴ
の断面図である。 （１１はＰ十形Ｓ１基板、（２）はＰ−形Ｓｔ層、（３
）はＮ形Ｓｉ層、（５）は開口部、（８）はＰ十形Ｓｉ
領域、（９）はゲート＠域、（１６）は接合型１？ Ｒ
”ｒ’、（１７） ハ’／ −ス領域、（１８）はドレ
イン６１１域である。 ０ 第１図 第１図 Ｐ＋ 戸 第２図 第３図 第５図 ４ ｌり ９’ｌＢ４ 第４図
Claims (1)
- 第１導電形半導体基板」−に第１導電形の西抵抗半導体
層を形成する工程と、該高抵抗半導体層に第２導電形半
導体１−を形成する工軛と、該第２導電形半導体層上の
開口部を有する絶縁層をマスクとしてソース、ドレイン
、ゲート領域に不純物を導入する工程と、少くとも上記
ゲート領域形成のための開口部を含む領域にイオン注入
を行って上記第１導電形の高抵抗半導体層に第１導電形
の低抵抗領域を形成する工程を有することを特徴とする
接合型電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112426A JPS60257180A (ja) | 1984-06-01 | 1984-06-01 | 接合型電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112426A JPS60257180A (ja) | 1984-06-01 | 1984-06-01 | 接合型電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257180A true JPS60257180A (ja) | 1985-12-18 |
Family
ID=14586340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112426A Pending JPS60257180A (ja) | 1984-06-01 | 1984-06-01 | 接合型電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257180A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194363A (ja) * | 1987-02-06 | 1988-08-11 | Matsushita Electric Works Ltd | 半導体装置の製造方法 |
| JPS63316483A (ja) * | 1987-06-19 | 1988-12-23 | Sony Corp | 接合型電界効果トランジスタ |
| EP2426706A4 (en) * | 2009-05-01 | 2014-03-05 | Sumitomo Electric Industries | FIELD EFFECT TRANSISTOR WITH CROSS-CONNECTION |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49108981A (ja) * | 1973-02-20 | 1974-10-16 | ||
| JPS51132780A (en) * | 1975-05-14 | 1976-11-18 | Nec Corp | Junction-type field effect transistor |
| JPS5244577A (en) * | 1975-10-06 | 1977-04-07 | Sony Corp | Junction type field effect transistor |
-
1984
- 1984-06-01 JP JP59112426A patent/JPS60257180A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49108981A (ja) * | 1973-02-20 | 1974-10-16 | ||
| JPS51132780A (en) * | 1975-05-14 | 1976-11-18 | Nec Corp | Junction-type field effect transistor |
| JPS5244577A (en) * | 1975-10-06 | 1977-04-07 | Sony Corp | Junction type field effect transistor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194363A (ja) * | 1987-02-06 | 1988-08-11 | Matsushita Electric Works Ltd | 半導体装置の製造方法 |
| JPS63316483A (ja) * | 1987-06-19 | 1988-12-23 | Sony Corp | 接合型電界効果トランジスタ |
| EP2426706A4 (en) * | 2009-05-01 | 2014-03-05 | Sumitomo Electric Industries | FIELD EFFECT TRANSISTOR WITH CROSS-CONNECTION |
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