JPS61101082A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61101082A JPS61101082A JP59222088A JP22208884A JPS61101082A JP S61101082 A JPS61101082 A JP S61101082A JP 59222088 A JP59222088 A JP 59222088A JP 22208884 A JP22208884 A JP 22208884A JP S61101082 A JPS61101082 A JP S61101082A
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- JP
- Japan
- Prior art keywords
- conductivity type
- type
- gate
- manufacturing
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/343—Gate regions of field-effect devices having PN junction gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は接合型電界効果トランジスタ（以下Ｊ−ＦＥＴ
）に関し、特に低容量のＪ−ＦＥＴの製造技術に関する
。
）に関し、特に低容量のＪ−ＦＥＴの製造技術に関する
。
Ｊ−ＦＥＴを製造するには第１０図に示すように、たと
えばｐ型半導体基体１の一主面上に一部＆４ｎ型半導体
層２を形成し、このｎ型半導体層２の表面の一部にｐ
型拡散によってｐ 型ゲート３を形成し、このゲート３
を挾んでｎ型半導体層２０表面＜ｎ 型拡散によるｎ
型ソース・ドレインを形成する方法が知られている。
えばｐ型半導体基体１の一主面上に一部＆４ｎ型半導体
層２を形成し、このｎ型半導体層２の表面の一部にｐ
型拡散によってｐ 型ゲート３を形成し、このゲート３
を挾んでｎ型半導体層２０表面＜ｎ 型拡散によるｎ
型ソース・ドレインを形成する方法が知られている。
（昭見堂発行「電子デバイス■」昭和５４年１１月４日
発行。
発行。
古川靜二部、松村正清共著、Ｐ１５７〜１６２）上記ゲ
ート３形成のためのｐ型拡散は、第１１図に示すように
、ホトレジストを利用したｓ ｉｏ。
ート３形成のためのｐ型拡散は、第１１図に示すように
、ホトレジストを利用したｓ ｉｏ。
マスク５を通して不純物Ｂ （ボロン）イオン打ち込み
を行い、次いでアニール処理するものであるが、この方
法では矢印で示すように横（主面）方向の拡散があって
、ゲート長りが長くなり、同時に拡散深さも大きくなる
ことを避けられない。
を行い、次いでアニール処理するものであるが、この方
法では矢印で示すように横（主面）方向の拡散があって
、ゲート長りが長くなり、同時に拡散深さも大きくなる
ことを避けられない。
一般ＫＪ−ＦＥＴにおいては、相互コンダクタンス９ｍ
は下式： ％式％ （ただし、Ｗはゲート幅、Ｌはゲート長、ＮＤはｎ型半
導体層の不純物濃度、ｈｅはチャネル深さ）によりあら
れされ、したがって、高９ｍを得るためＫは、特にゲー
ト長りを小さくすることが必要である。さらに、拡散に
よるゲート形成では接合面積が大きくなり、低容量化が
できないことがわかった。
は下式： ％式％ （ただし、Ｗはゲート幅、Ｌはゲート長、ＮＤはｎ型半
導体層の不純物濃度、ｈｅはチャネル深さ）によりあら
れされ、したがって、高９ｍを得るためＫは、特にゲー
ト長りを小さくすることが必要である。さらに、拡散に
よるゲート形成では接合面積が大きくなり、低容量化が
できないことがわかった。
〔発明の目的〕
本発明は上述した問題を解決したものであり、その一つ
の目的は低容量化したＪ−ＦＥＴを得ることであり、他
の目的は高ｙ−ｍのＪ−ＦＥＴを得るためのゲート形成
技術を提供することにある。
の目的は低容量化したＪ−ＦＥＴを得ることであり、他
の目的は高ｙ−ｍのＪ−ＦＥＴを得るためのゲート形成
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述および添付図面よりあきらかになるであろう
。
細書の記述および添付図面よりあきらかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、ｐ−型シリコン基板の上にソース・ドレイン
部となるｎ−型シリコン層を形成し、このｎ−型シリコ
ン層表面の一部Ｋｐ型領域をゲートとして形成するｎチ
ャネルＪ−ＦＥＴの製造にあたって、上記ｎ−型シリコ
ン層の表面の一部に所要とするゲート長で溝穴をあけ、
この溝穴ＫＰ型不純物のドープされたシリコンを埋め込
み、その後熱処理することによりゲートとなるｐ型領域
を形成するもので、この方法によりゲート長を短かくす
ることができ、したがって接合容量を低くできるととも
に高ｇｍ化した微細化Ｊ−ＦＥＴが得られ、前記目的が
達成できる。
部となるｎ−型シリコン層を形成し、このｎ−型シリコ
ン層表面の一部Ｋｐ型領域をゲートとして形成するｎチ
ャネルＪ−ＦＥＴの製造にあたって、上記ｎ−型シリコ
ン層の表面の一部に所要とするゲート長で溝穴をあけ、
この溝穴ＫＰ型不純物のドープされたシリコンを埋め込
み、その後熱処理することによりゲートとなるｐ型領域
を形成するもので、この方法によりゲート長を短かくす
ることができ、したがって接合容量を低くできるととも
に高ｇｍ化した微細化Ｊ−ＦＥＴが得られ、前記目的が
達成できる。
〔実施例１〕
第１図乃至第６図は本発明の一実施例を示すものであっ
て、ｐ型シリコン結板１上にｎチャネルＪ−ＦＥＴを形
成する場合の製造プロセスの工程断面図である。
て、ｐ型シリコン結板１上にｎチャネルＪ−ＦＥＴを形
成する場合の製造プロセスの工程断面図である。
（１）ｐ−型シリコン結晶基板（サブストレート）１上
にｎ−型不純物ドープ（濃度Ｎ：２Ｘ１０”。
にｎ−型不純物ドープ（濃度Ｎ：２Ｘ１０”。
比抵抗Ｐ＝０．２８０）のｎ−型シリコン層２をエピタ
キシャル成長させたものを用意する。
キシャル成長させたものを用意する。
表面酸化により形成したＳｉｎ、膜５をマスクとして選
択的にＢ（ボロン）拡散を行いｐ−型基板１に接続する
ｐ 型アイソレーション層６を形成する。（第１図） （２１Ｓｉｎ、膜５の一部をホトエツチングして窓開し
、この５ｉ０２膜をマスクにｎ−型シリコン層２の一部
をリアクティブイオンエツチングの如き異方性ドライエ
ツチング法等によりエツチングして溝穴をあける。この
窓開部の幅ｄは求めようとするゲートの長（Ｌ）よりも
若干大きい長さとする。
択的にＢ（ボロン）拡散を行いｐ−型基板１に接続する
ｐ 型アイソレーション層６を形成する。（第１図） （２１Ｓｉｎ、膜５の一部をホトエツチングして窓開し
、この５ｉ０２膜をマスクにｎ−型シリコン層２の一部
をリアクティブイオンエツチングの如き異方性ドライエ
ツチング法等によりエツチングして溝穴をあける。この
窓開部の幅ｄは求めようとするゲートの長（Ｌ）よりも
若干大きい長さとする。
（第２図）
（３）全面に不純物ボロンをドープ（１０”７ｃｍ”
）したシリコンをエピタキシャル成長させて上記溝穴を
埋め込むようＫｐ型シリコン層８を形成する。
）したシリコンをエピタキシャル成長させて上記溝穴を
埋め込むようＫｐ型シリコン層８を形成する。
このｐ型シリコン層はエピタキシャル成長に代り同程度
の不純物ボロンドープしたポリシリコンを成長させても
よい。（第３図） （４）表面を平坦化エツチングして５ｉ０２膜上のシリ
コン（ポリシリコン）を除去する。ついで熱処理すると
、この場合ｎ型シリコン層の不純物濃度（１０”オーダ
）カル９フ９３ン層ノ濃１１［（１０”オーダ）より高
いためにｎ型不純物がｐ型シリコン基板に入りこんで窓
開部の幅ｄよりも小さいｐ型層ゲート長りが得られる。
の不純物ボロンドープしたポリシリコンを成長させても
よい。（第３図） （４）表面を平坦化エツチングして５ｉ０２膜上のシリ
コン（ポリシリコン）を除去する。ついで熱処理すると
、この場合ｎ型シリコン層の不純物濃度（１０”オーダ
）カル９フ９３ン層ノ濃１１［（１０”オーダ）より高
いためにｎ型不純物がｐ型シリコン基板に入りこんで窓
開部の幅ｄよりも小さいｐ型層ゲート長りが得られる。
（第４図）（５）表面に酸化膜等によるマスクを形成し
、ソース・ドレイン部をホトエツチングした窓開部を通
してリン又はヒ素の高濃度イオンをｎ−型層表面に打込
み、つづいて熱処理拡散を行うことによりソース・ドレ
インとなるｎ＋型層９を形成する。
、ソース・ドレイン部をホトエツチングした窓開部を通
してリン又はヒ素の高濃度イオンをｎ−型層表面に打込
み、つづいて熱処理拡散を行うことによりソース・ドレ
インとなるｎ＋型層９を形成する。
（第５図）
（６）この後、コンタクトホトエツチングを行いアルミ
ニウムを蒸着（又はスパッタリング）し、バターニング
エッチを行ないソース・ドレイン電極１０を形成するこ
とによりｎチャネルＪ−ＦＥＴを完成する。（第６図） 〔発明の効果〕 上記実施例で述べた本発明によれば下記の理由で効果が
得られる。
ニウムを蒸着（又はスパッタリング）し、バターニング
エッチを行ないソース・ドレイン電極１０を形成するこ
とによりｎチャネルＪ−ＦＥＴを完成する。（第６図） 〔発明の効果〕 上記実施例で述べた本発明によれば下記の理由で効果が
得られる。
（１） ソース・ドレイン部及びチャネル部となるシ
リコン層に比較的高い不純物濃度のｎ型層を使用し、ゲ
ートとなる領域にこれよりも濃度の低いｐ型シリコン層
（又はｐ、・型ポリシリコン層）を用いて熱処理するこ
とにより、ｎ型層からｐ型層内へ不純物が拡散され、ゲ
ートとなるＰＷ層のゲート長りを規定することで実行ゲ
ート長Ｌｅｆｆを小さくすることができる。
リコン層に比較的高い不純物濃度のｎ型層を使用し、ゲ
ートとなる領域にこれよりも濃度の低いｐ型シリコン層
（又はｐ、・型ポリシリコン層）を用いて熱処理するこ
とにより、ｎ型層からｐ型層内へ不純物が拡散され、ゲ
ートとなるＰＷ層のゲート長りを規定することで実行ゲ
ート長Ｌｅｆｆを小さくすることができる。
（２）上記（１）のようＫＬｅｆｆを小さくすることに
より、ゲートにおけるｐｎ接合面積を小さくし、低容量
で高相互コンダクタンスのＪ−ＦＥＴをｍ供することが
できる。
より、ゲートにおけるｐｎ接合面積を小さくし、低容量
で高相互コンダクタンスのＪ−ＦＥＴをｍ供することが
できる。
〔実施例２〕
第７図乃至第９図は本発明の他の一実施例を示すもので
あって、ｐ型シリコン基板□上にｎチャネルＪ−ＦＥＴ
を形成するプロセスの一部工程断面図である。
あって、ｐ型シリコン基板□上にｎチャネルＪ−ＦＥＴ
を形成するプロセスの一部工程断面図である。
（１）ｐ型シリコン基板１の上にチャネル部ｎ−型シリ
コン層１０をエピタキシャル成長し、その上に低濃度（
Ｎ ： １０ Ｉｆｉ／ｃｍ” ）のｐ型シリコン層１
１を同じくエピタキシャル成長１−だものを用意する。
コン層１０をエピタキシャル成長し、その上に低濃度（
Ｎ ： １０ Ｉｆｉ／ｃｍ” ）のｐ型シリコン層１
１を同じくエピタキシャル成長１−だものを用意する。
（２）周辺部に深いボロンイオン打込みを行いｐ＋型ア
イソレーション部１２を形成する。
イソレーション部１２を形成する。
（３）ｐ型シリコン層１１表面の一部にたとえばＳｉ０
ｇマスク（幅＝ｄ）１３を形成して高濃度のリン（又は
ヒ素）イオン打込み拡散を行うことによりソース・ドレ
イン部としてｎ 型領域１４をチャネル部ｎ−型シリコ
ン層１０に接続するように形成する。このときのｎ＋型
拡散の際Ｋ Ｓ ｆｏｇマスク１３の下のｐ型層の一部
１１がゲートとして残りその幅ゲート長りはマスク幅ｄ
よりも小さいものとなる。
ｇマスク（幅＝ｄ）１３を形成して高濃度のリン（又は
ヒ素）イオン打込み拡散を行うことによりソース・ドレ
イン部としてｎ 型領域１４をチャネル部ｎ−型シリコ
ン層１０に接続するように形成する。このときのｎ＋型
拡散の際Ｋ Ｓ ｆｏｇマスク１３の下のｐ型層の一部
１１がゲートとして残りその幅ゲート長りはマスク幅ｄ
よりも小さいものとなる。
この実施例２で述べた本発明によれば、実施例１で述べ
た場合と同じ理由によって実行ゲート長Ｌｅｆｆを小さ
くすることができ、これにより、ゲートにおける接合面
積を小さくして低容量で高相互コンダクタンスのＪ−Ｆ
ＥＴを提供できる。
た場合と同じ理由によって実行ゲート長Ｌｅｆｆを小さ
くすることができ、これにより、ゲートにおける接合面
積を小さくして低容量で高相互コンダクタンスのＪ−Ｆ
ＥＴを提供できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえばｎチャネルＪ−ＦＥＴ以外ＫｐチャネルＪ−Ｆ
ＥＴに本発明を適用することができる。
ＥＴに本発明を適用することができる。
本発明はＪ−ＦＥＴ（単体及びＩＣ）の製造法に適用で
き、特に高周波、低容量のＪ−ＦＥＴに応用して有効で
ある。
き、特に高周波、低容量のＪ−ＦＥＴに応用して有効で
ある。
本発明はこれ以外にバイポーラトランジスタの微小化プ
ロセスに応用することができる。
ロセスに応用することができる。
第１図乃至第６図は本発明の一実施例を示すｎチャネル
Ｊ−ＦＥＴのプロセスの断面図である。 第７図乃至第９図は本発明の他の一実施例を示すｎチャ
ネルＪ−Ｆ’ＥＴの一部プロセスの断面図である。 第１０図はＪ−ＦＥＴの一般構造を示す斜断面図である
。 第１１図は従来のＪ−ＦＥＴにおけるゲート拡散の形態
を示す断面図である。 １・・・ｐ型Ｓｔ基板、２・・・ｎ型Ｓｔ層（ソース・
ドレイン・チャネル部）、３・・・ｐ型ゲート、４・・
・ｎ型ソース・ドレイン、５・・・Ｓｉｎ、膜、６・・
・アイソレーションｐ型層、７・・・溝穴、８・・・ｐ
型りｔ層、９・・・ｎ 型ソース・ドレイン。 第 １ 図 第 ２ 図 ゝ。 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Ｊ−ＦＥＴのプロセスの断面図である。 第７図乃至第９図は本発明の他の一実施例を示すｎチャ
ネルＪ−Ｆ’ＥＴの一部プロセスの断面図である。 第１０図はＪ−ＦＥＴの一般構造を示す斜断面図である
。 第１１図は従来のＪ−ＦＥＴにおけるゲート拡散の形態
を示す断面図である。 １・・・ｐ型Ｓｔ基板、２・・・ｎ型Ｓｔ層（ソース・
ドレイン・チャネル部）、３・・・ｐ型ゲート、４・・
・ｎ型ソース・ドレイン、５・・・Ｓｉｎ、膜、６・・
・アイソレーションｐ型層、７・・・溝穴、８・・・ｐ
型りｔ層、９・・・ｎ 型ソース・ドレイン。 第 １ 図 第 ２ 図 ゝ。 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体の主面の一部にソース・ドレ
イン部となる第２導電型半導体層を形成し、この第２導
電型半導体層の表面の一部に第１導電型領域をゲートと
して形成する半導体装置の製造方法であって、上記第２
導電型半導体層の表面の一部にゲートとなるべき第１導
電型領域を設け、この第１導電型領域側面に対して周辺
の第２導電型半導体層からの不純物拡散によりゲート長
を規定することを特徴とする半導体装置の製造方法。 ２、上記ゲートとなるべき第１導電型領域は第２導電型
半導体層の一部に溝穴をあけこの溝穴内に第１導電型不
純物のドープされた半導体層を埋め込むものである特許
請求の範囲第１項に記載の半導体装置の製造方法。 ３、上記溝穴に埋め込む半導体はエピタキシャル成長さ
せたシリコンである特許請求の範囲第２項に記載の半導
体装置の製造法。 ４、上記溝穴に埋め込む半導体は多結晶シリコンである
特許請求の範囲第２項に記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222088A JPS61101082A (ja) | 1984-10-24 | 1984-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222088A JPS61101082A (ja) | 1984-10-24 | 1984-10-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61101082A true JPS61101082A (ja) | 1986-05-19 |
Family
ID=16776935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222088A Pending JPS61101082A (ja) | 1984-10-24 | 1984-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101082A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008075488A1 (ja) * | 2006-12-18 | 2008-06-26 | Sumitomo Electric Industries, Ltd. | 横型接合型電界効果トランジスタ |
| JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
| JP2012129540A (ja) * | 2007-01-31 | 2012-07-05 | Panasonic Corp | 半導体装置 |
-
1984
- 1984-10-24 JP JP59222088A patent/JPS61101082A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008075488A1 (ja) * | 2006-12-18 | 2008-06-26 | Sumitomo Electric Industries, Ltd. | 横型接合型電界効果トランジスタ |
| US8921903B2 (en) | 2006-12-18 | 2014-12-30 | Sumitomo Electric Industries, Ltd. | Lateral junction field-effect transistor |
| JP2012129540A (ja) * | 2007-01-31 | 2012-07-05 | Panasonic Corp | 半導体装置 |
| JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
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