JPS60257541A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60257541A JPS60257541A JP59115885A JP11588584A JPS60257541A JP S60257541 A JPS60257541 A JP S60257541A JP 59115885 A JP59115885 A JP 59115885A JP 11588584 A JP11588584 A JP 11588584A JP S60257541 A JPS60257541 A JP S60257541A
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- JP
- Japan
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- aperture
- film
- opening
- insulating film
- sio2
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法、特に素子間分離幅を
小さくするために垂直な壁面の分離酸化膜で囲まれた活
性領域構造を得る方法に関するものである。
小さくするために垂直な壁面の分離酸化膜で囲まれた活
性領域構造を得る方法に関するものである。
半導体装置の集積化が進むにつれて、素子間分離幅はま
すます狭くする要請がある。第１図Ａ〜Ｃはこのような
要請に応じて開発された従来の方法の主要段階における
状態を示す断面図で、まず第１図Ａに示すように、シリ
コン（８ｉ）基板（１）の上に酸化シリコン（Ｓ １０
２ ）膜（２）を形成し、その一部に開孔（３）を形成
する。つづいて、第１図Ｂに示すように、開孔（３）の
部分に選択的にエピタキシャル成長Ｓｉ層（４）を形成
し、次に第１図Ｃに示すように研磨によってエピタキシ
ャル成長Ｓｉ層（４）の凸部を除去して上面を平坦化し
て活性領域（４ａ）を得るものである。
すます狭くする要請がある。第１図Ａ〜Ｃはこのような
要請に応じて開発された従来の方法の主要段階における
状態を示す断面図で、まず第１図Ａに示すように、シリ
コン（８ｉ）基板（１）の上に酸化シリコン（Ｓ １０
２ ）膜（２）を形成し、その一部に開孔（３）を形成
する。つづいて、第１図Ｂに示すように、開孔（３）の
部分に選択的にエピタキシャル成長Ｓｉ層（４）を形成
し、次に第１図Ｃに示すように研磨によってエピタキシ
ャル成長Ｓｉ層（４）の凸部を除去して上面を平坦化し
て活性領域（４ａ）を得るものである。
素子間分離幅を狭くするには分離酸化膜の壁面は垂直で
あることが望ましく、上記従来の方法でも、第１図Ａの
段階では開孔（３）の形成に異方性ドライエツチング法
や、イオンビームエツチング法を用いて図示のように８
１基板（１）の表面に垂直な壁面を得ているが、第１図
Ｂの段階でＳｉ層（４）のエピタキシャル成長時にＳ
ｉｏ ２膜（２）がエツチングを受ける。すなわち、例
えば、１０００℃以上の高温でモノシラン（Ｓ１ａ ４
） 、 ）リクロルシラン（ｓｉＨｃ１３）。
あることが望ましく、上記従来の方法でも、第１図Ａの
段階では開孔（３）の形成に異方性ドライエツチング法
や、イオンビームエツチング法を用いて図示のように８
１基板（１）の表面に垂直な壁面を得ているが、第１図
Ｂの段階でＳｉ層（４）のエピタキシャル成長時にＳ
ｉｏ ２膜（２）がエツチングを受ける。すなわち、例
えば、１０００℃以上の高温でモノシラン（Ｓ１ａ ４
） 、 ）リクロルシラン（ｓｉＨｃ１３）。
ジクロル７ラン（ＳｉＨ２Ｃ７０） ＋モノクロルシラ
ン（Ｓ １Ｈ３ＣＺ） 、四塩化ケイ素（Ｓ Ｉ Ｃ７
０）などのＳｉを含む気体または液体を分解するために
水素（Ｈ２）ガスを多量に流す。従って、Ｓ１０□と８
１とが反応して一酸化シリコンＳｉＯとなる。８ｉ０は
気化して排出される。第１図Ｂの場合には、エピタキシ
ャル成長の初期には、Ｓ１０□が微かにエツチングされ
ながらＳｉがデポジットされる。このＳ ｉＯ２のＳｉ
Ｏ化ｆ によるエツチングと８１のエピタキシャル成長
とが同時に進行するので、ＳｉＯ３膜（２）の底部から
上部に到るに従ってＳ ｉＯ２のエツチング量が増加し
、垂直であったＳ ｉＯ２膜（２）の壁面は次第に丸み
をおびるようになり、これが素子間分離幅低減の支障と
なる。また、上記ＳｉＯガスは完全に除去きれる訳では
なく、近傍のＳｉ中に取シ込まれるので、高温熱処理に
よって酸素析出核が形成され成長して、Ｓｌとの格子定
数の違いによって欠陥密度が増加する。従って、開孔（
３）の周辺には１μｍ程度の幅の欠陥層を生じるので、
ｐｎ接合を形成した際、接合リークを生じ易いという問
題もあった。
ン（Ｓ １Ｈ３ＣＺ） 、四塩化ケイ素（Ｓ Ｉ Ｃ７
０）などのＳｉを含む気体または液体を分解するために
水素（Ｈ２）ガスを多量に流す。従って、Ｓ１０□と８
１とが反応して一酸化シリコンＳｉＯとなる。８ｉ０は
気化して排出される。第１図Ｂの場合には、エピタキシ
ャル成長の初期には、Ｓ１０□が微かにエツチングされ
ながらＳｉがデポジットされる。このＳ ｉＯ２のＳｉ
Ｏ化ｆ によるエツチングと８１のエピタキシャル成長
とが同時に進行するので、ＳｉＯ３膜（２）の底部から
上部に到るに従ってＳ ｉＯ２のエツチング量が増加し
、垂直であったＳ ｉＯ２膜（２）の壁面は次第に丸み
をおびるようになり、これが素子間分離幅低減の支障と
なる。また、上記ＳｉＯガスは完全に除去きれる訳では
なく、近傍のＳｉ中に取シ込まれるので、高温熱処理に
よって酸素析出核が形成され成長して、Ｓｌとの格子定
数の違いによって欠陥密度が増加する。従って、開孔（
３）の周辺には１μｍ程度の幅の欠陥層を生じるので、
ｐｎ接合を形成した際、接合リークを生じ易いという問
題もあった。
この発明は以上のような点に鑑みてなされたもので、分
離層を構成する８ ｘ Ｏ２膜に活性領域をエピタキシ
ャル成長させるべき開孔を形成した後に１その開孔内壁
面および上記Ｓ ｉｏ ２膜の上面に酸素を含まない絶
縁膜を薄く形成した上で、Ｓｉをエピタキシャル成長さ
せて活性領域を形成することによって、エピタキシャル
成長時のＳ ｉＯ２膜のエツチングを防止し、刑直な壁
面の分離酸化膜で囲まれ周縁部にも欠陥の少ない活性領
域構造を得る方法を提供するものである。
離層を構成する８ ｘ Ｏ２膜に活性領域をエピタキシ
ャル成長させるべき開孔を形成した後に１その開孔内壁
面および上記Ｓ ｉｏ ２膜の上面に酸素を含まない絶
縁膜を薄く形成した上で、Ｓｉをエピタキシャル成長さ
せて活性領域を形成することによって、エピタキシャル
成長時のＳ ｉＯ２膜のエツチングを防止し、刑直な壁
面の分離酸化膜で囲まれ周縁部にも欠陥の少ない活性領
域構造を得る方法を提供するものである。
第２図Ａ −Ｄはこの発明の一実施例方法の主要段階で
の状態を示す断面図で、従来例と同一符号は同等部分を
示す。まず、第２図Ａに示すように、従来と同様に、Ｓ
ｉ基板（１）の上１ｃｓｉｏ。膜（２）を形成に、酸素
を含まない絶縁膜、例えば窒化シリコン（８１３Ｎ４）
膜（５）でＳｉＯ３膜（２）の上面および開孔（３）の
内側壁面を覆い、その内側に第２の開孔（６）を残し、
その底面にはＥｆｉ基板（１）の一部を露出させておく
。
の状態を示す断面図で、従来例と同一符号は同等部分を
示す。まず、第２図Ａに示すように、従来と同様に、Ｓ
ｉ基板（１）の上１ｃｓｉｏ。膜（２）を形成に、酸素
を含まない絶縁膜、例えば窒化シリコン（８１３Ｎ４）
膜（５）でＳｉＯ３膜（２）の上面および開孔（３）の
内側壁面を覆い、その内側に第２の開孔（６）を残し、
その底面にはＥｆｉ基板（１）の一部を露出させておく
。
その後に第２図Ｃに示すように、この第２の開孔（６）
の部分に選択的にエピタキシャル成長Ｓｉ層（４）を形
成し、つづいて、第２図りに示すように、研磨（（よっ
てエピタキシャル成長Ｓ１層（４）の凸部およびＳ １
０２膜（２）の上面の５１３Ｎ４膜（５）を除去して上
面を平坦化して活性領域（４ａ）を得る。
の部分に選択的にエピタキシャル成長Ｓｉ層（４）を形
成し、つづいて、第２図りに示すように、研磨（（よっ
てエピタキシャル成長Ｓ１層（４）の凸部およびＳ １
０２膜（２）の上面の５１３Ｎ４膜（５）を除去して上
面を平坦化して活性領域（４ａ）を得る。
この実施例の方法において、＄２図Ｃの段階でエピタキ
シャル成長Ｓ１層（４）を形成する以前にその開孔（３
）の周辺のＳｉＯ□膜（２）の表面にＳｉ３Ｎ４膜（５
）が形成されており、これには酸素が含まれておらず、
しかも５１０２膜（２）をエピタキシャル成長用の気体
または液体に触れるのを防ぐので従来のよりなＳｉＯ３
＋８１がＨ２によって反応してＳｉ層化することがなく
、第２の開孔（６）の壁面の垂直性を維持できる。また
、この部分に形成されるエピタキシャル成長Ｓ１層（４
）はエツジ部で酸素のオートディフュージョンがないの
で、欠陥が少ない高品位のものとなる。従って、このよ
うにして得た活性領域では、ｐｎ接合を形成してもリー
ク電流が生じることなく、すぐれた接合の形成が可能で
ある。
シャル成長Ｓ１層（４）を形成する以前にその開孔（３
）の周辺のＳｉＯ□膜（２）の表面にＳｉ３Ｎ４膜（５
）が形成されており、これには酸素が含まれておらず、
しかも５１０２膜（２）をエピタキシャル成長用の気体
または液体に触れるのを防ぐので従来のよりなＳｉＯ３
＋８１がＨ２によって反応してＳｉ層化することがなく
、第２の開孔（６）の壁面の垂直性を維持できる。また
、この部分に形成されるエピタキシャル成長Ｓ１層（４
）はエツジ部で酸素のオートディフュージョンがないの
で、欠陥が少ない高品位のものとなる。従って、このよ
うにして得た活性領域では、ｐｎ接合を形成してもリー
ク電流が生じることなく、すぐれた接合の形成が可能で
ある。
このようにして、バイポーラ素子の場合特に問題になシ
やすいエミッタ・コレクタ・パイピング現象が防がれる
ばかシでなく、ＭＯ３素子においてもリークの少ない優
れた分離＠域が得られる。
やすいエミッタ・コレクタ・パイピング現象が防がれる
ばかシでなく、ＭＯ３素子においてもリークの少ない優
れた分離＠域が得られる。
更に、メモリ素子を構成する場合、特にメモリ容量を増
加させる目的で、従来「溝堀り分離方式」が用いられて
いたが、これはＳｉの一部を垂直に狭くエツチングして
酸化膜などの絶縁膜を埋め込むことによってキャパシタ
ーを構成するものであるが、Ｓｌのエツチングは原理的
に高速に行うことが困難な上に、そのエツチングの形状
も底部まで十分に垂直に仕上げることは困難であった。
加させる目的で、従来「溝堀り分離方式」が用いられて
いたが、これはＳｉの一部を垂直に狭くエツチングして
酸化膜などの絶縁膜を埋め込むことによってキャパシタ
ーを構成するものであるが、Ｓｌのエツチングは原理的
に高速に行うことが困難な上に、そのエツチングの形状
も底部まで十分に垂直に仕上げることは困難であった。
そこて、この場合にもこの発明を適用すれば、従来得ら
れなかった垂直な壁面を有する高品質の絶縁膜が得られ
ることから、優れたキャパシターを構成でき、小さなチ
ップサイズで大容量メモリが実現できる。
れなかった垂直な壁面を有する高品質の絶縁膜が得られ
ることから、優れたキャパシターを構成でき、小さなチ
ップサイズで大容量メモリが実現できる。
以上説明したようにこの発明の方法ではＳ ｉＯ２膜に
形成した開孔の内側壁面および５１０２膜上面を、酸素
を含まない絶縁膜で覆った後に、開孔内にＳｉをエピタ
キシャル成長させるようにしたので、エピタキシャル成
長時に開孔壁面にエツチングが生じることなく、垂直性
が保持でき、バイポーラ、ＭＯ３両構造とも集積度の向
上が期待できｆ） る。
形成した開孔の内側壁面および５１０２膜上面を、酸素
を含まない絶縁膜で覆った後に、開孔内にＳｉをエピタ
キシャル成長させるようにしたので、エピタキシャル成
長時に開孔壁面にエツチングが生じることなく、垂直性
が保持でき、バイポーラ、ＭＯ３両構造とも集積度の向
上が期待できｆ） る。
１′ なお、全絶縁膜を酸素を含まない絶縁膜で形成し
てもよい訳であるが、これでは開孔エツチング速度、開
孔仕上り形状の上で問題があり、上述のＳｉＯ□膜を用
いることによってこの問題も解決される。
てもよい訳であるが、これでは開孔エツチング速度、開
孔仕上り形状の上で問題があり、上述のＳｉＯ□膜を用
いることによってこの問題も解決される。
第１図Ａ−Ｃは従来の方法の主要段階における状態を示
す断面図、第２図Ａ −Ｄはこの発明の一実施例方法の
主要段階忙おける状態を示す断面図である。 図において、（１）はシリコン（半導体）基板、（２）
は酸化シリコン膜、（３）は開孔、（４Ｌ （４ａ）は
エピタキシャル成長シリコン層、（５）、 （５ａ）は
窒化シリコン膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人大岩増雄 第１図 第２図
す断面図、第２図Ａ −Ｄはこの発明の一実施例方法の
主要段階忙おける状態を示す断面図である。 図において、（１）はシリコン（半導体）基板、（２）
は酸化シリコン膜、（３）は開孔、（４Ｌ （４ａ）は
エピタキシャル成長シリコン層、（５）、 （５ａ）は
窒化シリコン膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人大岩増雄 第１図 第２図
Claims (3)
- （１）半導体基板の一生表面上に酸化シリコン膜を形成
し、この酸化シリコン膜の所望部分に開孔を形成しその
底面に上記半導体基体を露出させ、上記開孔の内側壁面
上と上記酸化シリコン膜の上とを酸素を含まない絶縁膜
で覆った後に、この絶縁膜の上からシリコンを上記開孔
の深さ以上の厚さにエピタキシャル成長させ、更にその
上面を研磨して平坦化して、上記酸化シリコン膜および
上記開孔の内側壁面上の上記絶縁膜を上記開孔内にエピ
タキシャル成長させたシリコン層の分離絶縁膜として構
成することを特徴とする半導体装置の製造方法。 - （２） 酸化シリコン膜の開孔形成に異方性エツチング
法を用いることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - （３）酸素を含まない絶縁膜に窒化シリコン膜を用いる
ことを特徴とする特許請求の範囲第１項または第２項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115885A JPS60257541A (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115885A JPS60257541A (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257541A true JPS60257541A (ja) | 1985-12-19 |
Family
ID=14673590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115885A Pending JPS60257541A (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257541A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143253A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置およびその製造方法 |
| JPH01187977A (ja) * | 1988-01-22 | 1989-07-27 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| US5188987A (en) * | 1989-04-10 | 1993-02-23 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device using a polishing step prior to a selective vapor growth step |
| US5202284A (en) * | 1989-12-01 | 1993-04-13 | Hewlett-Packard Company | Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2 |
| JPH09283615A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体素子の隔離膜の構造及びその膜の形成方法 |
| KR100400287B1 (ko) * | 1996-12-31 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| JP2008506271A (ja) * | 2004-07-15 | 2008-02-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成 |
| US8530355B2 (en) | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
-
1984
- 1984-06-04 JP JP59115885A patent/JPS60257541A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143253A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置およびその製造方法 |
| JPH01187977A (ja) * | 1988-01-22 | 1989-07-27 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| US5188987A (en) * | 1989-04-10 | 1993-02-23 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device using a polishing step prior to a selective vapor growth step |
| US5202284A (en) * | 1989-12-01 | 1993-04-13 | Hewlett-Packard Company | Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2 |
| JPH09283615A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体素子の隔離膜の構造及びその膜の形成方法 |
| KR100400287B1 (ko) * | 1996-12-31 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| JP2008506271A (ja) * | 2004-07-15 | 2008-02-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成 |
| US7985642B2 (en) | 2004-07-15 | 2011-07-26 | Infineon Technologies Ag | Formation of active area using semiconductor growth process without STI integration |
| US8173502B2 (en) | 2004-07-15 | 2012-05-08 | Infineon Technologies Ag | Formation of active area using semiconductor growth process without STI integration |
| US8530355B2 (en) | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
| US9607986B2 (en) | 2005-12-23 | 2017-03-28 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
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