JPS60257558A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60257558A JPS60257558A JP59114207A JP11420784A JPS60257558A JP S60257558 A JPS60257558 A JP S60257558A JP 59114207 A JP59114207 A JP 59114207A JP 11420784 A JP11420784 A JP 11420784A JP S60257558 A JPS60257558 A JP S60257558A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- pads
- circuit device
- length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体集積回路装置、特に半導体集積回路装置
のパターン配置に関する。
のパターン配置に関する。
近年の半導体集積回路装置の高密度化はめざましく、Ｍ
Ｏ８型半導体メモリを例にとれは、集積度は３年で４倍
の割合で増加しており、パターンの最小線幅は１９８４
年には１．５μｍに達している（第１図）〇 一方、このような高密度化と同時に、ＲＡＭの機能が多
様化し、入出力系を複数個もつ、いわゆる多ビツト系Ｒ
ＡＭの要求が高まっている。
Ｏ８型半導体メモリを例にとれは、集積度は３年で４倍
の割合で増加しており、パターンの最小線幅は１９８４
年には１．５μｍに達している（第１図）〇 一方、このような高密度化と同時に、ＲＡＭの機能が多
様化し、入出力系を複数個もつ、いわゆる多ビツト系Ｒ
ＡＭの要求が高まっている。
ところで、例えば８にビット×８ワードの機能をもつＲ
ＡＭの場合、チップ面積が２１−にも達しているか、そ
の原因の１つは２８個のポンディングパッドと入力保護
回路の配置にある。第２図は入力保護回路の一例を示す
回路図であり、ＭＯＳトランジスタ（Ｑｌ、 Ｑｔ ）
と抵抗（Ｒ）から構成されている。
ＡＭの場合、チップ面積が２１−にも達しているか、そ
の原因の１つは２８個のポンディングパッドと入力保護
回路の配置にある。第２図は入力保護回路の一例を示す
回路図であり、ＭＯＳトランジスタ（Ｑｌ、 Ｑｔ ）
と抵抗（Ｒ）から構成されている。
第３図は従来例に係るボンデインパッドを含めた入力保
護回路のパターン配置図である。これについて概略説明
すると、アルミニウムからなるポンディングパッド１は
コンタクトホール２を介して拡散層からなる抵抗３に接
続され、ＭＯＳトランジる夕Ｑ＞ 、 Ｑ４を経て出力
４に導かれる。なおＱｌのゲートはポンディングパッド
１に直接接続され、Ｑ、のゲートは多結晶シリコンによ
って形成されている。Ｑｌ、 Ｑｌの各ソースおよびＱ
、のゲートはコンタクトホール５〜１０を介してグラウ
ンドライン１１に接続されている。第３図に示すポンデ
ィングパッドを含めた保睦回路の大きさは、短辺Ａが２
すＯμへ長辺Ｂが２５０ ｐｍで占有面積は０．０５−
になる。８ワード構成のＲＡ Ｍの場合、その占有面積
は８倍の０．４−にも達する。
護回路のパターン配置図である。これについて概略説明
すると、アルミニウムからなるポンディングパッド１は
コンタクトホール２を介して拡散層からなる抵抗３に接
続され、ＭＯＳトランジる夕Ｑ＞ 、 Ｑ４を経て出力
４に導かれる。なおＱｌのゲートはポンディングパッド
１に直接接続され、Ｑ、のゲートは多結晶シリコンによ
って形成されている。Ｑｌ、 Ｑｌの各ソースおよびＱ
、のゲートはコンタクトホール５〜１０を介してグラウ
ンドライン１１に接続されている。第３図に示すポンデ
ィングパッドを含めた保睦回路の大きさは、短辺Ａが２
すＯμへ長辺Ｂが２５０ ｐｍで占有面積は０．０５−
になる。８ワード構成のＲＡ Ｍの場合、その占有面積
は８倍の０．４−にも達する。
本発明は、上記従来例の点に鑑み提案されたものであり
、入出力保護回路を備えた多数のポンディングパッドを
有する半導体集積回路装置において、チップ面積のより
小さな半導体集積回路装置を提供することを目的とする
。
、入出力保護回路を備えた多数のポンディングパッドを
有する半導体集積回路装置において、チップ面積のより
小さな半導体集積回路装置を提供することを目的とする
。
本発明は、外周部の相対向する二辺に沿って配置された
複数の入出力信号接続用ボンディングバンドを有する半
導体集積回路装置において、前記ポンディングパッドに
接続する入出力保護回路が前記いずれかの辺に沿って二
つのボンディング、１ ｚ＜ 、１６°’−Ｗ ｆａｔ
Ｑ １１７） ’ｌ：ｒ （Ｄ Ｔ ７’＞ ６ Ｃ
＝！： ’ｉ ＊ ＊ （！： ｔ（る。
複数の入出力信号接続用ボンディングバンドを有する半
導体集積回路装置において、前記ポンディングパッドに
接続する入出力保護回路が前記いずれかの辺に沿って二
つのボンディング、１ ｚ＜ 、１６°’−Ｗ ｆａｔ
Ｑ １１７） ’ｌ：ｒ （Ｄ Ｔ ７’＞ ６ Ｃ
＝！： ’ｉ ＊ ＊ （！： ｔ（る。
以下図面を参照して本発明の詳細な説明する。
第４図は本発明の実施例に係るポンディングパッドを含
めた入力保護回路のパターン配置図であり、第３図と同
じ番号および符号は同じものを示している。図から容易
にわかるように、短辺Ｃの大きさは、ポンディングパッ
ドの大きさと同じ１００μｍであり、長辺りは５００μ
ｍである。長辺は長くはなっているが、パッド間は一般
に能動素は配置されないので、この空間を利用して保護
回路を配置することにより、チップ面積に与える影智を
少なくすることができる。このように短辺Ｃの長さが従
来のものに比べて１／２の １００μｍになるから、全
体でチップの面積を１．２−小さくすることができ、１
１％の歩留りの向上が欠陥密度から推 〜定できる。
めた入力保護回路のパターン配置図であり、第３図と同
じ番号および符号は同じものを示している。図から容易
にわかるように、短辺Ｃの大きさは、ポンディングパッ
ドの大きさと同じ１００μｍであり、長辺りは５００μ
ｍである。長辺は長くはなっているが、パッド間は一般
に能動素は配置されないので、この空間を利用して保護
回路を配置することにより、チップ面積に与える影智を
少なくすることができる。このように短辺Ｃの長さが従
来のものに比べて１／２の １００μｍになるから、全
体でチップの面積を１．２−小さくすることができ、１
１％の歩留りの向上が欠陥密度から推 〜定できる。
以上説明したように本発明によればチップ面積の縮小を
図ることかできるので、歩留りの向上が可能となる。
図ることかできるので、歩留りの向上が可能となる。
第１図は半導体集積回路装置の最近の高密度化を示す図
、第２図は入力保護回路の一例を示す回路図、第３図は
従来例に係るポンディングパッドを含めた入力保護回路
のパターン配置図、第４図は本発明の実施例に係るホン
ディングパッドを含めた入力保護回路のパターン配置図
である。 １・・・ボンティングバンド ２．５〜１０働・・コンタクトホール ３・・・抵抗（拡散層） ４・・・出力 １１−・グラウンドライン Ｑｌ、’ Ｑ２・−・トランジスタ Ｒ・・・抵抗 特許出願人 日本電気株式会社 第７図 第２図
、第２図は入力保護回路の一例を示す回路図、第３図は
従来例に係るポンディングパッドを含めた入力保護回路
のパターン配置図、第４図は本発明の実施例に係るホン
ディングパッドを含めた入力保護回路のパターン配置図
である。 １・・・ボンティングバンド ２．５〜１０働・・コンタクトホール ３・・・抵抗（拡散層） ４・・・出力 １１−・グラウンドライン Ｑｌ、’ Ｑ２・−・トランジスタ Ｒ・・・抵抗 特許出願人 日本電気株式会社 第７図 第２図
Claims (1)
- 【特許請求の範囲】 外周部の相対向する二辺に沿って配置された複数の入出
力信号接続用ポンディングパッドを有する半導体集積回
路装置において、 前記ポンディングパッドに接続する入出力保護回路は、
前記いずれかの辺に沿って二つのポンディングパッド間
に配置されるものであることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114207A JPS60257558A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114207A JPS60257558A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257558A true JPS60257558A (ja) | 1985-12-19 |
Family
ID=14631888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114207A Pending JPS60257558A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294363A (ja) * | 2004-03-31 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299786A (en) * | 1976-02-18 | 1977-08-22 | Agency Of Ind Science & Technol | Mos integrated circuit |
| JPS5318979A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Mis type integrated circuit |
| JPS6010767A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-06-04 JP JP59114207A patent/JPS60257558A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299786A (en) * | 1976-02-18 | 1977-08-22 | Agency Of Ind Science & Technol | Mos integrated circuit |
| JPS5318979A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Mis type integrated circuit |
| JPS6010767A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294363A (ja) * | 2004-03-31 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
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