JPS60257620A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPS60257620A JPS60257620A JP59112937A JP11293784A JPS60257620A JP S60257620 A JPS60257620 A JP S60257620A JP 59112937 A JP59112937 A JP 59112937A JP 11293784 A JP11293784 A JP 11293784A JP S60257620 A JPS60257620 A JP S60257620A
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- circuit
- power supply
- voltage
- supply voltage
- turned
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＰチャンネルＭＯ３ＦＥＴ （絶縁ゲート
型電界劾果］・ランジスタ）とＮチャンネルＭＯ３ＦＥ
Ｔとの組み合わせにより構成された０ＭＯ３（相補型Ｍ
Ｏ３）集積回路に関するもので、例えば、正、負の二電
源電圧により動作するものに利用して有効な技術に関す
るものである。
型電界劾果］・ランジスタ）とＮチャンネルＭＯ３ＦＥ
Ｔとの組み合わせにより構成された０ＭＯ３（相補型Ｍ
Ｏ３）集積回路に関するもので、例えば、正、負の二電
源電圧により動作するものに利用して有効な技術に関す
るものである。
ＮチャンネルＭＯ３ＦＥＴとＰチャンネルＭＯ５Ｆ Ｅ
Ｔとの組み合わせにより構成された０Ｍ０３回路が公
知である。このような０Ｍ０３回路において、正、負の
二電源電圧の供給によって動作させられるものにおいて
は、その電源投入順序によりラソヂアソプが生じる虞れ
がある。この理由は、第１図に示した０Ｍ０３回路の概
略断面図に示すよ・うに、サイリスタ形態に構成される
寄生ＰＮＰＩ−ランジスタＱ１と寄生ＮＰＮ トランジ
スタＱ２が形成される。すなわち、上記寄生ＰＮＰＩ−
ランジスタＱ１は、半導体基板Ｎ −Ｓ Ｕ Ｂの表面
に形成され、正の電源電圧端子Ｖｃｃ（＋）に接続され
たＰチ、ｅンネルＭＯＳ Ｆ ＥＴのソース領域を構成
するＰ′領領域エミッタとされ、上記半導体基板Ｎ５Ｕ
Ｂがベースとされ、ＮチャンネルＭＯ３ＦＥＴを形成す
るためのウェル領域Ｐ−ＷＥＬ Ｌがコレクタとされる
ものである。一方、寄生Ｎ Ｐ Ｎ ｌ−ランジスタＱ
ｉよ、上記１−）型のウェル領域Ｐ−ＷＥＬＬの表面に
形成され、回路の接地電位点ＧＮＤに接続されＮチャン
ネルＭ ＯＳ Ｆ Ｔ−、Ｔのソース領域を構成するＮ
＋領領域エミッタとされ、上記ウェル領域Ｐ−ＷＥ Ｌ
Ｌがベースとされ、上記半導体基Ｆｉ、Ｐ−３ＯＢが
コレクタされるものである。
Ｔとの組み合わせにより構成された０Ｍ０３回路が公
知である。このような０Ｍ０３回路において、正、負の
二電源電圧の供給によって動作させられるものにおいて
は、その電源投入順序によりラソヂアソプが生じる虞れ
がある。この理由は、第１図に示した０Ｍ０３回路の概
略断面図に示すよ・うに、サイリスタ形態に構成される
寄生ＰＮＰＩ−ランジスタＱ１と寄生ＮＰＮ トランジ
スタＱ２が形成される。すなわち、上記寄生ＰＮＰＩ−
ランジスタＱ１は、半導体基板Ｎ −Ｓ Ｕ Ｂの表面
に形成され、正の電源電圧端子Ｖｃｃ（＋）に接続され
たＰチ、ｅンネルＭＯＳ Ｆ ＥＴのソース領域を構成
するＰ′領領域エミッタとされ、上記半導体基板Ｎ５Ｕ
Ｂがベースとされ、ＮチャンネルＭＯ３ＦＥＴを形成す
るためのウェル領域Ｐ−ＷＥＬ Ｌがコレクタとされる
ものである。一方、寄生Ｎ Ｐ Ｎ ｌ−ランジスタＱ
ｉよ、上記１−）型のウェル領域Ｐ−ＷＥＬＬの表面に
形成され、回路の接地電位点ＧＮＤに接続されＮチャン
ネルＭ ＯＳ Ｆ Ｔ−、Ｔのソース領域を構成するＮ
＋領領域エミッタとされ、上記ウェル領域Ｐ−ＷＥ Ｌ
Ｌがベースとされ、上記半導体基Ｆｉ、Ｐ−３ＯＢが
コレクタされるものである。
また、上記半導体基板Ｎ−３ＵＢにバイアス電圧Ｖｃｃ
を供給するためのオーミックコンタクｌ−領域を構成す
るＮ中領域と上記寄生ＰＮＰ ｌ−ランジスタＱ１のベ
ースとの間にば、半導体基板Ｎ−３ＵＢにおりる等価抵
抗Ｒ３が形成される。−に記つェル領域Ｐ−ＷＥＬＬに
バイアス電圧Ｖｓｓを供給するためのオーミックコンタ
クト領域を構成するＰ中領域と上記寄生ＮＰＮ ）ラン
ジスクＱ２のベースとの間には、ウェル領域Ｐ−ＷＥ
Ｌ Ｌにおける等価抵抗Ｒｗが形成される。
を供給するためのオーミックコンタクｌ−領域を構成す
るＮ中領域と上記寄生ＰＮＰ ｌ−ランジスタＱ１のベ
ースとの間にば、半導体基板Ｎ−３ＵＢにおりる等価抵
抗Ｒ３が形成される。−に記つェル領域Ｐ−ＷＥＬＬに
バイアス電圧Ｖｓｓを供給するためのオーミックコンタ
クト領域を構成するＰ中領域と上記寄生ＮＰＮ ）ラン
ジスクＱ２のベースとの間には、ウェル領域Ｐ−ＷＥ
Ｌ Ｌにおける等価抵抗Ｒｗが形成される。
したがって、上記ＣＭＯ３集積回路への電源投入時にお
いて、先に正の電源電圧Ｖｃｃが投入されると、ウェル
領域Ｐ−ＷＥＬＬがフローティング状態になり、内部回
路によりこのウェル領域Ｐ−ＷＥＬＬは回路の接地電位
ＧＮＤより高い正の電位に持ち上げられてしまう。これ
により、寄生ＮＰＮトランジスタＱ２は、そのベース、
エミッタ間が順バイアスされたオン状態になってしまう
。
いて、先に正の電源電圧Ｖｃｃが投入されると、ウェル
領域Ｐ−ＷＥＬＬがフローティング状態になり、内部回
路によりこのウェル領域Ｐ−ＷＥＬＬは回路の接地電位
ＧＮＤより高い正の電位に持ち上げられてしまう。これ
により、寄生ＮＰＮトランジスタＱ２は、そのベース、
エミッタ間が順バイアスされたオン状態になってしまう
。
このトランジスタＱ２がオン状態にされると、寄生ＰＮ
Ｐ ）ランジスタＱ１のベース電流を形成するので、こ
のＰＮＰ ）ランジスタＱ１もオン状態にされてラッチ
アップが生じるものとなる。
Ｐ ）ランジスタＱ１のベース電流を形成するので、こ
のＰＮＰ ）ランジスタＱ１もオン状態にされてラッチ
アップが生じるものとなる。
そこで、このようなランチアップ防止のために、上記質
の電源電圧端子ＶＳＳと回路の接地電位点との間に、図
示のような外付はダイオードＤを設けることが考えられ
るが、その順方向電圧は上記寄生ＮＰＮ）ランジスタＱ
２のベース、エミッタ間電圧より小さくする必要がある
が、両者ははヌ同じ電圧になるので、プロセスの変動に
より十分な保護動作が期待できないばかりでなく、外付
は部品点数が増大するという問題がある（ラッチアップ
防止技術については、例えば１９８２年６月２１日付の
雑誌「日経エレクトロニクス」第２２５頁〜２２７頁参
照）。
の電源電圧端子ＶＳＳと回路の接地電位点との間に、図
示のような外付はダイオードＤを設けることが考えられ
るが、その順方向電圧は上記寄生ＮＰＮ）ランジスタＱ
２のベース、エミッタ間電圧より小さくする必要がある
が、両者ははヌ同じ電圧になるので、プロセスの変動に
より十分な保護動作が期待できないばかりでなく、外付
は部品点数が増大するという問題がある（ラッチアップ
防止技術については、例えば１９８２年６月２１日付の
雑誌「日経エレクトロニクス」第２２５頁〜２２７頁参
照）。
この発明の目的は、簡単な回路構成のランチアップ防止
回路を内蔵したＣＭＯ３集積回路装置を提供することに
ある。
回路を内蔵したＣＭＯ３集積回路装置を提供することに
ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、正の電源電圧と負の電源電圧端子間に分圧回
路を設けて、この分圧回路により負側の電源電圧の投入
の有無に従った分圧電圧を電圧比較回路により検出して
、回路の接地電位点と負の電源電圧端子との間に設けた
スイッチＭＯ３ＦＥＴを制御するものである。
路を設けて、この分圧回路により負側の電源電圧の投入
の有無に従った分圧電圧を電圧比較回路により検出して
、回路の接地電位点と負の電源電圧端子との間に設けた
スイッチＭＯ３ＦＥＴを制御するものである。
Ｓ２図には、この発明に係るランチアンプ防止回路の一
実施例の回路図が示されている。同図の各回路素子は図
示しない他の回路機能を実現する各回路素子とともに、
公知のＣＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。
実施例の回路図が示されている。同図の各回路素子は図
示しない他の回路機能を実現する各回路素子とともに、
公知のＣＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴＱ５等は、ががる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＮチャンネルＭＯ３ＦＥＴＱ３等は、
上記半導体基板表面に形成されたＰ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲー
トを構成する。Ｐ型ウェル領域は、その上に形成された
ＮチャンネルＭＯ３ＦＥＴの基体ゲートを構成する。Ｎ
チャンネルＭＯ３ＦＥＴの基板ゲートすなわちＰ型ウェ
ル領域は、第１図と同様に負の電源電圧Ｖｓｓに結合さ
れる。
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴＱ５等は、ががる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＮチャンネルＭＯ３ＦＥＴＱ３等は、
上記半導体基板表面に形成されたＰ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲー
トを構成する。Ｐ型ウェル領域は、その上に形成された
ＮチャンネルＭＯ３ＦＥＴの基体ゲートを構成する。Ｎ
チャンネルＭＯ３ＦＥＴの基板ゲートすなわちＰ型ウェ
ル領域は、第１図と同様に負の電源電圧Ｖｓｓに結合さ
れる。
また、Ｐチ中ンネルＭ ＯＳ Ｆ Ｅ Ｔの基体ゲート
すなわち半導体基板は、第１図１と同様に正の電ａ電圧
Ｖｃｃに結合される。
すなわち半導体基板は、第１図１と同様に正の電ａ電圧
Ｖｃｃに結合される。
正の電源電圧Ｖｃｃと負の電源電圧Ｖｓｓとの間には、
抵抗Ｒとダイオード形態のＮチャンネルＭＯ３ＩＥＴＱ
３．Ｑ４が直列形態に接続されるごとによって構成され
た分圧回路が設けられる。上記抵抗ＲとＭＯ５ＦＥＴＱ
３の接続点から得られた分圧電圧ＶＡは、特に制限され
ないが、電圧比較回路として動作するＣ Ｍ ＯＳイン
バータ回路の入力端子に供給される。すなわち、このＣ
’ＭＯＳインバータ回路は、正の電源電圧Ｖｃｃと回路
の接地電位点ＧＮＤとの間に直列形態に接続されたＰチ
ャンネルＭＯ３ＦＥＴＱ５とＮチャンネルＭＯ３ＦＥＴ
Ｑ６とにより構成され、その共通接続されたゲートに上
記分圧電圧ＶＡが供給される。上記ＣＭＯＳインバータ
回路は、そのロジンクスレソショルド電圧を基準電圧と
して上記分圧電圧ＶＡのハイレベル／ロウレベル、言い
換えるならば、正の電源電圧Ｖｃｃのみが投入された状
態か、負の電源電圧Ｖｓｓが投入されている状態かを識
別するものである。
抵抗Ｒとダイオード形態のＮチャンネルＭＯ３ＩＥＴＱ
３．Ｑ４が直列形態に接続されるごとによって構成され
た分圧回路が設けられる。上記抵抗ＲとＭＯ５ＦＥＴＱ
３の接続点から得られた分圧電圧ＶＡは、特に制限され
ないが、電圧比較回路として動作するＣ Ｍ ＯＳイン
バータ回路の入力端子に供給される。すなわち、このＣ
’ＭＯＳインバータ回路は、正の電源電圧Ｖｃｃと回路
の接地電位点ＧＮＤとの間に直列形態に接続されたＰチ
ャンネルＭＯ３ＦＥＴＱ５とＮチャンネルＭＯ３ＦＥＴ
Ｑ６とにより構成され、その共通接続されたゲートに上
記分圧電圧ＶＡが供給される。上記ＣＭＯＳインバータ
回路は、そのロジンクスレソショルド電圧を基準電圧と
して上記分圧電圧ＶＡのハイレベル／ロウレベル、言い
換えるならば、正の電源電圧Ｖｃｃのみが投入された状
態か、負の電源電圧Ｖｓｓが投入されている状態かを識
別するものである。
上記ＣＭＯＳインバータ回路の出力信号は、次のレベル
シフト回路の入力端子に供給される。このレベルシフト
回路は、正の電源電圧Ｖｃｃをハイレベルとし、回路の
接地電位ＧＮＤをロウレベルとするＣＭＯＳインバータ
回路の出力信号をは＼゛正の電源電圧Ｖｃｃと負の電源
電圧Ｖｓｓの振幅の信号に変換するものである。このレ
ベルシフト回路は、特に制限されないが、上記両電源電
圧端子■ｃｃ、Ｖｓｓ間に直列形態に接続されたＰチャ
ンネルＭＯ３ＦＥＴＱ７とＮチャンネルＭＯ３ＦＥＴＱ
８とにより構成される。このＰチャンネルＭＯ３１”Ｅ
ＴＱ７のゲートには上記ＣＭＯＳインバータ回路の出力
信号が供給される。また、ＮチャンネルＭＯ３ＦＥＴＱ
８のゲートには、上記ダイオード形態のＭＯ３ＦＥＴＱ
３．Ｑ４の接続点の電圧が供給される。なお、Ｎチャン
ネルＭＯ３ＦＥＴＱ８のコンダクタンス特性は、Ｐチャ
ンネルＭＯ５ＦＥＴＱ７に比べて十分小さな値に設定さ
れるものである。
シフト回路の入力端子に供給される。このレベルシフト
回路は、正の電源電圧Ｖｃｃをハイレベルとし、回路の
接地電位ＧＮＤをロウレベルとするＣＭＯＳインバータ
回路の出力信号をは＼゛正の電源電圧Ｖｃｃと負の電源
電圧Ｖｓｓの振幅の信号に変換するものである。このレ
ベルシフト回路は、特に制限されないが、上記両電源電
圧端子■ｃｃ、Ｖｓｓ間に直列形態に接続されたＰチャ
ンネルＭＯ３ＦＥＴＱ７とＮチャンネルＭＯ３ＦＥＴＱ
８とにより構成される。このＰチャンネルＭＯ３１”Ｅ
ＴＱ７のゲートには上記ＣＭＯＳインバータ回路の出力
信号が供給される。また、ＮチャンネルＭＯ３ＦＥＴＱ
８のゲートには、上記ダイオード形態のＭＯ３ＦＥＴＱ
３．Ｑ４の接続点の電圧が供給される。なお、Ｎチャン
ネルＭＯ３ＦＥＴＱ８のコンダクタンス特性は、Ｐチャ
ンネルＭＯ５ＦＥＴＱ７に比べて十分小さな値に設定さ
れるものである。
このレベルシフト回路の出力端子であるＭＯ３ＦＥＴＱ
？、Ｑ８の接続点の電圧ＶＢは、負の電源電圧Ｖｓｓと
回路の接地電位点との間に設けられたＮチャンネル間Ｏ
８ＦＥＴＱ９のゲートに供給される。このＭＯ３ＦＥＴ
Ｑ９は、そのコンダクタンス特性が比較的大きく設定さ
れることによって、そのオン状態のときに比較的低イン
ピーダンスのもとて回路の接地電位点と負の電源電圧端
子Ｖｓｓとの間を接続させるものである。
？、Ｑ８の接続点の電圧ＶＢは、負の電源電圧Ｖｓｓと
回路の接地電位点との間に設けられたＮチャンネル間Ｏ
８ＦＥＴＱ９のゲートに供給される。このＭＯ３ＦＥＴ
Ｑ９は、そのコンダクタンス特性が比較的大きく設定さ
れることによって、そのオン状態のときに比較的低イン
ピーダンスのもとて回路の接地電位点と負の電源電圧端
子Ｖｓｓとの間を接続させるものである。
この実施例回路の動作を第３図に示した波形図に従って
次に説明する。
次に説明する。
正の電源電圧Ｖｃｃが先に投入され、負の電源電圧Ｖｓ
ｓが投入されない状態では、分圧回路によって形成され
た分圧電圧ＶＡは、同図に点線で示しように、正の電源
電圧Ｖｃｃに従った正の電圧となる。これにより、電圧
比較回路としてのＣＭＯＳインバータ回路は、そのＮチ
ャンネルＭＯ３ＦＥＴＱ６がオン状態に、Ｐチャンネル
ＭＯ，５ＦＥＴＱ５がオフ状態になるので、その出力信
号を回路の接地電位ＧＮＤのようなロウレベルにする。
ｓが投入されない状態では、分圧回路によって形成され
た分圧電圧ＶＡは、同図に点線で示しように、正の電源
電圧Ｖｃｃに従った正の電圧となる。これにより、電圧
比較回路としてのＣＭＯＳインバータ回路は、そのＮチ
ャンネルＭＯ３ＦＥＴＱ６がオン状態に、Ｐチャンネル
ＭＯ，５ＦＥＴＱ５がオフ状態になるので、その出力信
号を回路の接地電位ＧＮＤのようなロウレベルにする。
したがって、レベルシフト回路を構成するＰチャンネル
ＭＯ３ＦＥＴＱ７がオン状態になる。これによって、そ
のレベルシフト出力信号ＶＢは、正の電源電圧Ｖｃｃの
ようなハイレベルにされるので、ＮチャンネルＭＯ３Ｆ
ＥＴＱ９がオン状態にされる。このため、その電源未投
入によってフローティング状態とされた負の電源電圧端
子Ｖｓｓには、上記ＭＯ３ＦＥＴＱ９を介して回路の接
地電位が供給される。これにより、ＮチャンネルＭＯ３
ＦＥＴが形成されるＰ型のウェル領域Ｐ−ＷＥＬＬの電
位は、回路の接地電位ＧＮＤとほり同電位に固定される
ので、第１図に示したような寄生ＮＰＮトランジスタＱ
２がオン状態にされることはない。したがって、上記寄
生ＰＮＰ ）ランジスタＱ１と寄生ＮＰＮ ｌ−ランジ
スタＱ２とが共にオン状態になることによって発生する
ラッチアンプの防止を行うことができる。
ＭＯ３ＦＥＴＱ７がオン状態になる。これによって、そ
のレベルシフト出力信号ＶＢは、正の電源電圧Ｖｃｃの
ようなハイレベルにされるので、ＮチャンネルＭＯ３Ｆ
ＥＴＱ９がオン状態にされる。このため、その電源未投
入によってフローティング状態とされた負の電源電圧端
子Ｖｓｓには、上記ＭＯ３ＦＥＴＱ９を介して回路の接
地電位が供給される。これにより、ＮチャンネルＭＯ３
ＦＥＴが形成されるＰ型のウェル領域Ｐ−ＷＥＬＬの電
位は、回路の接地電位ＧＮＤとほり同電位に固定される
ので、第１図に示したような寄生ＮＰＮトランジスタＱ
２がオン状態にされることはない。したがって、上記寄
生ＰＮＰ ）ランジスタＱ１と寄生ＮＰＮ ｌ−ランジ
スタＱ２とが共にオン状態になることによって発生する
ラッチアンプの防止を行うことができる。
次に、遅れて負の電源電圧Ｖｓｓが供給されると、上記
分圧電圧ＶＡが負の電源電圧Ｖｓｓに向かって低下する
。この電圧ＶＡがＣＭＯＳインバータ回路のロジックス
レッショルド電圧以下に達すると、ＮチャンネルＭＯ３
ＦＥＴＱ６はオフ状態に、ＰチャンネルＭＯ３ＦＥＴＱ
５はオン状態にされ、その出力信号を正の電源電圧Ｖｃ
ｃのようなハイレベルにする。これにより、レベルシフ
ト回路を構成するＰチャンネルＭＯ３ＦＥＴＱ’７はオ
フ状態にされるので、レベルシフト出力ＶＢは急激に負
の［源電圧Ｖｓｓに従ったレベルに低下する。すなわち
、上記レベルシフ１−出力ＶＢは、ダイオード形態のＭ
Ｏ３ＦＥＴＱ４にり形成されたバイアス電圧によってＮ
チャンネルＭＯ３ＦＥＴＱ８が常時オン状態にされてい
るので、負の電源電圧Ｖｓｓの立ち下がりに従った電圧
にされる。これにより、ＮチャンネルＭＯ３ＦＥＴＱ９
はオフ状態にされ、負の電源電圧Ｖｓｓから回路の接地
電位ＧＮＤに向かって流れる電流を遮断させる。
分圧電圧ＶＡが負の電源電圧Ｖｓｓに向かって低下する
。この電圧ＶＡがＣＭＯＳインバータ回路のロジックス
レッショルド電圧以下に達すると、ＮチャンネルＭＯ３
ＦＥＴＱ６はオフ状態に、ＰチャンネルＭＯ３ＦＥＴＱ
５はオン状態にされ、その出力信号を正の電源電圧Ｖｃ
ｃのようなハイレベルにする。これにより、レベルシフ
ト回路を構成するＰチャンネルＭＯ３ＦＥＴＱ’７はオ
フ状態にされるので、レベルシフト出力ＶＢは急激に負
の［源電圧Ｖｓｓに従ったレベルに低下する。すなわち
、上記レベルシフ１−出力ＶＢは、ダイオード形態のＭ
Ｏ３ＦＥＴＱ４にり形成されたバイアス電圧によってＮ
チャンネルＭＯ３ＦＥＴＱ８が常時オン状態にされてい
るので、負の電源電圧Ｖｓｓの立ち下がりに従った電圧
にされる。これにより、ＮチャンネルＭＯ３ＦＥＴＱ９
はオフ状態にされ、負の電源電圧Ｖｓｓから回路の接地
電位ＧＮＤに向かって流れる電流を遮断させる。
この実施例回路においては、正、負の両電源電圧Ｖｃｃ
、Ｖｓｓが供給された状態では、上述のように、ＣＭＯ
Ｓインバータ回路のＮチャンネルＭＯ５ＦＥＴＱ６とレ
ベルシフト回路のＰチャンネルＭＯ３ＦＥＴＱ７がオフ
状態にされるでいるので、これらを通して直流電流が流
れることはない、また、分圧回路は、その抵抗Ｒの抵抗
値が大きな抵抗値に設定されることによって、微少電流
しか消費しないようにされている。
、Ｖｓｓが供給された状態では、上述のように、ＣＭＯ
Ｓインバータ回路のＮチャンネルＭＯ５ＦＥＴＱ６とレ
ベルシフト回路のＰチャンネルＭＯ３ＦＥＴＱ７がオフ
状態にされるでいるので、これらを通して直流電流が流
れることはない、また、分圧回路は、その抵抗Ｒの抵抗
値が大きな抵抗値に設定されることによって、微少電流
しか消費しないようにされている。
（効 果〕
（１１正、負の二電源電圧で動作するＣＭＯ３集積回路
装置において、ラッチアップの原因である負の電源電圧
端子がフローティング状態を分圧回路と電圧比較回路と
によって検出して、回路の接地電位点と負の電源電圧端
子をスイッチＭ ＯＳ Ｉ” Ｅ Ｔによって短絡させ
るものである。これにより、ウェル領域はほり回路の接
地電位に固定されるので、上記ラッチアップの発生を防
止することができるという効果が得られる。
装置において、ラッチアップの原因である負の電源電圧
端子がフローティング状態を分圧回路と電圧比較回路と
によって検出して、回路の接地電位点と負の電源電圧端
子をスイッチＭ ＯＳ Ｉ” Ｅ Ｔによって短絡させ
るものである。これにより、ウェル領域はほり回路の接
地電位に固定されるので、上記ラッチアップの発生を防
止することができるという効果が得られる。
（２）上記（１）のラッチアップ防止回路はＣＭＯ３集
積回路装置に内蔵されるものであるので、ラッチアップ
防止のための外付は部品点数の削減を図ることができる
という効果が得られる。
積回路装置に内蔵されるものであるので、ラッチアップ
防止のための外付は部品点数の削減を図ることができる
という効果が得られる。
（３）負の電源電圧のフローティング状態を検出する電
圧比較回路及びレベルシフト回路として０Ｍ０８回路を
利用することにより、両電源電圧が供給された定常状態
での低消費電力化を実現できるという効果が得られる。
圧比較回路及びレベルシフト回路として０Ｍ０８回路を
利用することにより、両電源電圧が供給された定常状態
での低消費電力化を実現できるという効果が得られる。
（４）ランチアンプ防止回路は、通常のＮチャンネルＭ
Ｏ３ＦＥＴとＰチャ７ネ／ｌ、ＭＯＳＦＥＴとにより構
成されるものであるので、通常のＣＭＯ３集積回路の製
造プロセスをそのまま利用できるという効果が得られる
。
Ｏ３ＦＥＴとＰチャ７ネ／ｌ、ＭＯＳＦＥＴとにより構
成されるものであるので、通常のＣＭＯ３集積回路の製
造プロセスをそのまま利用できるという効果が得られる
。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記分圧回路
を構成する抵抗Ｒは、ＭＯＳＦＥＴに置き換えるもの、
また逆にダイオード形態のＭＯ３ＦＥＴＱ３．Ｑ４は抵
抗素子に置き換えるものであってもよい。また、電圧比
較回路は、ＭＯＳＦＥＴのしきい値電圧を利用するもの
、あるいは差動回路等積々の実施形態を採ることができ
るものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記分圧回路
を構成する抵抗Ｒは、ＭＯＳＦＥＴに置き換えるもの、
また逆にダイオード形態のＭＯ３ＦＥＴＱ３．Ｑ４は抵
抗素子に置き換えるものであってもよい。また、電圧比
較回路は、ＭＯＳＦＥＴのしきい値電圧を利用するもの
、あるいは差動回路等積々の実施形態を採ることができ
るものである。
さらに、０Ｍ０３回路は、上記実施例の導電型を全て逆
にするもの、すなわち、Ｐ型基板にＮチャンネルＭＯ３
ＦＥＴを形成し、Ｎ型ウェル領域にＰチャンネルＭＯ３
ＦＥＴを形成するものであってもよい。この場合には、
これに応じて電源電圧の極性を入れ換え、上記ラッチア
ップ防止回路を構成するＭＯＳＦＥＴの導電型も逆にす
ればよい。
にするもの、すなわち、Ｐ型基板にＮチャンネルＭＯ３
ＦＥＴを形成し、Ｎ型ウェル領域にＰチャンネルＭＯ３
ＦＥＴを形成するものであってもよい。この場合には、
これに応じて電源電圧の極性を入れ換え、上記ラッチア
ップ防止回路を構成するＭＯＳＦＥＴの導電型も逆にす
ればよい。
この発明は、正、負の二電源電圧で動作させられるＣＭ
Ｏ３集積回路装置、例えばディジタル電話交換装置にお
けるコード／デコード（ＧＯＤＥＣ）回路等に広く利用
できる。特に、プリント基板上に実装され、その抜き差
しによって電源遮断と電源投入が行われるものに有益な
ものになるものである。
Ｏ３集積回路装置、例えばディジタル電話交換装置にお
けるコード／デコード（ＧＯＤＥＣ）回路等に広く利用
できる。特に、プリント基板上に実装され、その抜き差
しによって電源遮断と電源投入が行われるものに有益な
ものになるものである。
第１図は、二電源方式のＣＭＯ３回路におけるランチア
ップの発生を説明するための概略断面図、第２図は、こ
の発明に係るラッチアップ防止回路の一実施例を示す回
路図、 第３図は、その動作を説明するための波形図である。 代理人弁理士 高橋 切火 第 １ 図 第 ２ 図 第 ３ 図
ップの発生を説明するための概略断面図、第２図は、こ
の発明に係るラッチアップ防止回路の一実施例を示す回
路図、 第３図は、その動作を説明するための波形図である。 代理人弁理士 高橋 切火 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、正、負の二電源電圧が供給されることによって動作
するＣ Ｍ ＯＳ集積回路装置であって、」孔開正の電
源電圧と負の電源電圧端子間に設けられた分圧回路と、
上記質の電源電圧がフローティング状態における分圧出
力を検出する電圧比較回路と、この電圧比較回路におけ
る上記検出出力を受けて負の電源電圧端子と回路の接地
電位点との間に設けられたス・インチＭ ＯＳ Ｆ Ｅ
Ｔをオン状態にさせるレベルシフト回路とを含むこと
を特徴とするＣＭＯ３集積回路装：Ｎ。 ２、上記電圧比較回路は、ＣＭＯＳインバータ回路によ
り構成されるものであり、上記レベルシフト回路は、上
記ＣＭＯＳインハーク回路の出力信号を受けるＰチャン
ネルＭＯ３ＦＥＴと、上記分圧回路によって形成された
バイアス電圧を受けるＮチャンネルＭ ＯＳ Ｆ’ Ｅ
Ｔとの直列回路で構成されるものであることを特徴と
する特許請求の範囲第１項記載のＣＭＯ３築積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112937A JPS60257620A (ja) | 1984-06-04 | 1984-06-04 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112937A JPS60257620A (ja) | 1984-06-04 | 1984-06-04 | Ｃｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257620A true JPS60257620A (ja) | 1985-12-19 |
| JPH0542852B2 JPH0542852B2 (ja) | 1993-06-29 |
Family
ID=14599224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112937A Granted JPS60257620A (ja) | 1984-06-04 | 1984-06-04 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002000004A3 (en) * | 2001-07-05 | 2002-05-16 | Ericsson Telefon Ab L M | Detrimental latch-up avoidans in digital circuits |
-
1984
- 1984-06-04 JP JP59112937A patent/JPS60257620A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002000004A3 (en) * | 2001-07-05 | 2002-05-16 | Ericsson Telefon Ab L M | Detrimental latch-up avoidans in digital circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542852B2 (ja) | 1993-06-29 |
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