JPS60261176A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS60261176A JPS60261176A JP59116451A JP11645184A JPS60261176A JP S60261176 A JPS60261176 A JP S60261176A JP 59116451 A JP59116451 A JP 59116451A JP 11645184 A JP11645184 A JP 11645184A JP S60261176 A JPS60261176 A JP S60261176A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- field effect
- effect transistor
- conductivity type
- switching speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電界効果トランジスタに係シ、特に、ノーマリ
オフ型の静電誘導トランジスタのスイッチング速度を向
上するのに好適な構造に関する。
オフ型の静電誘導トランジスタのスイッチング速度を向
上するのに好適な構造に関する。
電界効果トランジスタの一つである静電誘導トランジス
タ（以下、ＳＩＴと略記）は、ｎｐｎ構造をもつ、バイ
ポーラトランジスタに比べ、スイッチング速度が早いた
め、電力用素子のみばかシでなく’、ＬＳＩ等への適用
も検討されている。第１図は、従来のＳＩＴの基本構造
を示す。実素子では、この基本構造の素子を複数個並列
に集積化したものもある。５ＩＴＩには、例えば、Ｓｉ
を用いて０１基板２０上のｎ”層２１に、ｎ＋層２２と
ｐ“層３０が選択的に形成され ｎ ＋層２２が９４層
３０の間に設けられている。ｎ＋層２０、ｎ＋層２２、
ｐ＋層３０には、それぞれ、ドレインＤ１ソーヌＳ１ゲ
ートＧの電極が形成されている。ソースにマイナス電位
、ドレインにプラス電位を印加すると、ｐ＋層３０の間
のｎ一層を通って電流が流れようとする。そこで、ソー
ス・ゲート間に電圧を加え、ｎ一層に伸びる空乏層を調
節することによシ、ｎ一層を流れる電流の通路であるチ
ャンネルを制御でき、ＳＩＴをオン・オフすることがで
きる。ここで、チャンネル幅Ｗを狭くしていくと、ソー
ス・ドレイン間に電圧を加えなくても、ｐ“ ・ｎ−接
合の内部電位によって生じた空乏層により、チャンネル
が消滅し、電流が流れなくなる。いわゆる、ノーマリオ
フ型のＳＩＴとなる。このようなＳＩＴはＢＳＩＴと呼
ばれている。ＢＳＩＴをオン状態にするには、ソースに
対してゲートをプラス電位にし ｐ層 ・ｎ−接合を順
バイアスすることによって、空乏層の伸びを小さく、チ
ャンネルを形成すれは良い。しかし、ＢＳＩＴはスイッ
チング速度が遅いという欠点がある。８２図は、ｐ層
・ｎ−接合を願バイアスした状態でのエネルギ・バンド
・ダイヤグラムを示す。ＢＳＩＴは ｐ層 ・ｎ−接合
を順バイアスした時、オン状態になるが、この時、ｎ一
層２１の電子４０がｐ＋層３０に注入され、また、ｐ＋
層３０のホール５０もｎ一層２１に注入される。電子４
０は ｐ ４層では、多数キャリアであるホール５０に
比べて少ないので、ホールと再結合しやすく、すばやく
消滅する。ところが、ｎ一層２１に注入したホール５０
は、電子４０が少ないため、再結合しに＜＜、蓄積キャ
リアとしてｎ一層に残留する。このように、ホール５０
（ｎ一層２１では少数キャリア）の蓄積効果のため、オ
ン状態からオフ状態に移るターンオフ時に蓄積されたホ
ール５０を消滅させる時間が必要となり、スイッチング
速度が遅くなるという欠点があった。
タ（以下、ＳＩＴと略記）は、ｎｐｎ構造をもつ、バイ
ポーラトランジスタに比べ、スイッチング速度が早いた
め、電力用素子のみばかシでなく’、ＬＳＩ等への適用
も検討されている。第１図は、従来のＳＩＴの基本構造
を示す。実素子では、この基本構造の素子を複数個並列
に集積化したものもある。５ＩＴＩには、例えば、Ｓｉ
を用いて０１基板２０上のｎ”層２１に、ｎ＋層２２と
ｐ“層３０が選択的に形成され ｎ ＋層２２が９４層
３０の間に設けられている。ｎ＋層２０、ｎ＋層２２、
ｐ＋層３０には、それぞれ、ドレインＤ１ソーヌＳ１ゲ
ートＧの電極が形成されている。ソースにマイナス電位
、ドレインにプラス電位を印加すると、ｐ＋層３０の間
のｎ一層を通って電流が流れようとする。そこで、ソー
ス・ゲート間に電圧を加え、ｎ一層に伸びる空乏層を調
節することによシ、ｎ一層を流れる電流の通路であるチ
ャンネルを制御でき、ＳＩＴをオン・オフすることがで
きる。ここで、チャンネル幅Ｗを狭くしていくと、ソー
ス・ドレイン間に電圧を加えなくても、ｐ“ ・ｎ−接
合の内部電位によって生じた空乏層により、チャンネル
が消滅し、電流が流れなくなる。いわゆる、ノーマリオ
フ型のＳＩＴとなる。このようなＳＩＴはＢＳＩＴと呼
ばれている。ＢＳＩＴをオン状態にするには、ソースに
対してゲートをプラス電位にし ｐ層 ・ｎ−接合を順
バイアスすることによって、空乏層の伸びを小さく、チ
ャンネルを形成すれは良い。しかし、ＢＳＩＴはスイッ
チング速度が遅いという欠点がある。８２図は、ｐ層
・ｎ−接合を願バイアスした状態でのエネルギ・バンド
・ダイヤグラムを示す。ＢＳＩＴは ｐ層 ・ｎ−接合
を順バイアスした時、オン状態になるが、この時、ｎ一
層２１の電子４０がｐ＋層３０に注入され、また、ｐ＋
層３０のホール５０もｎ一層２１に注入される。電子４
０は ｐ ４層では、多数キャリアであるホール５０に
比べて少ないので、ホールと再結合しやすく、すばやく
消滅する。ところが、ｎ一層２１に注入したホール５０
は、電子４０が少ないため、再結合しに＜＜、蓄積キャ
リアとしてｎ一層に残留する。このように、ホール５０
（ｎ一層２１では少数キャリア）の蓄積効果のため、オ
ン状態からオフ状態に移るターンオフ時に蓄積されたホ
ール５０を消滅させる時間が必要となり、スイッチング
速度が遅くなるという欠点があった。
本発明の目的は、スイッチング速度が速い電界効果トラ
ンジスタを提供するにある。
ンジスタを提供するにある。
本発明の特徴は、ｐ−ｎ接合に、ｎ層の禁止帯幅がｐ層
の禁止帯幅よシ大きな、いわゆるヘテロ接合を形成した
点にある。
の禁止帯幅よシ大きな、いわゆるヘテロ接合を形成した
点にある。
以下、本発明を実施例として示した図面によシ詳細に説
明する。第３図は、本発明の一実施例である。この実施
例の特徴は、ｎ層２００，２１０゜２２０をｆ９ｉｆ形
成し、ｐ＋層３００を８’＊Ｇｅ１−ｘ（０≦ｘ〈１）
の混晶で形成した点にある。ｎ−Ｓｉ層２１０とｐ”Ｓ
’ｘＧｅ１−ｘ層３００はへテロ接合を形成している。
明する。第３図は、本発明の一実施例である。この実施
例の特徴は、ｎ層２００，２１０゜２２０をｆ９ｉｆ形
成し、ｐ＋層３００を８’＊Ｇｅ１−ｘ（０≦ｘ〈１）
の混晶で形成した点にある。ｎ−Ｓｉ層２１０とｐ”Ｓ
’ｘＧｅ１−ｘ層３００はへテロ接合を形成している。
なお、１０は静電誘導トランジスタである。このヘテロ
接合のエネルギ・バンド・ダイヤグラムを第４図に示す
。第４図は、ヘテロ接合を順バイアスした状態である。
接合のエネルギ・バンド・ダイヤグラムを第４図に示す
。第４図は、ヘテロ接合を順バイアスした状態である。
電子４０は、第２図と同様に９２層３００に注入される
が、＊−Ａ−５０はＢｉとＳ’ｘＧｅｌ−ｘの禁止帯幅
の差によって生じるエネルギの壁によ５ｎ一層への注入
が妨けられる。よって、ｎ″′層２１０の蓄積キャリア
が著しく少なくなｆｉ、ＢＳＩＴのスイッチング速度が
格段に向上する。例えば、ｎ一層２１０にｓｊ、ｐ”層
３００ＫＳ′ｊ−Ｇｅを用いることによシ、ホール５０
の注入を約−万分の−に少なくすることができ、４５０
ＶクラスのＢＳＩＴではり―ンオフ時間を１ｏｏｎｓか
ら２０ｎｓと１にすることができた。
が、＊−Ａ−５０はＢｉとＳ’ｘＧｅｌ−ｘの禁止帯幅
の差によって生じるエネルギの壁によ５ｎ一層への注入
が妨けられる。よって、ｎ″′層２１０の蓄積キャリア
が著しく少なくなｆｉ、ＢＳＩＴのスイッチング速度が
格段に向上する。例えば、ｎ一層２１０にｓｊ、ｐ”層
３００ＫＳ′ｊ−Ｇｅを用いることによシ、ホール５０
の注入を約−万分の−に少なくすることができ、４５０
ＶクラスのＢＳＩＴではり―ンオフ時間を１ｏｏｎｓか
ら２０ｎｓと１にすることができた。
本発明は、必ずしも３ｉとＳ ｉｔ Ｇｅ１−ｘを用い
た構造に限らず、例えば、ｎ層にＳｉアＣ１−２（ｙ≦
０く１）、ｐ層にＳｉを用いることもできる。
た構造に限らず、例えば、ｎ層にＳｉアＣ１−２（ｙ≦
０く１）、ｐ層にＳｉを用いることもできる。
さらに、Ｓｉｔ Ｑｅ、ｃなどの元素半導体に限らず、
各種へテロ接合の形成が報告されている化合物中導体で
あってもよい。とシわけ、ＧａＡＳとＧａｍＡ４−ＩＡ
” （０≦ｚ〈１）を用いたヘテロ接合は、格、予定数
がほぼ一致するため良質の接合を得やすく、有効である
。第３図を用いて説明する。
各種へテロ接合の形成が報告されている化合物中導体で
あってもよい。とシわけ、ＧａＡＳとＧａｍＡ４−ＩＡ
” （０≦ｚ〈１）を用いたヘテロ接合は、格、予定数
がほぼ一致するため良質の接合を得やすく、有効である
。第３図を用いて説明する。
ｎ”ＧａＡ３２００を基板とし、”−・Ｇａ１Ａｔｔ−
ｓＡｓ２１０と” ・ＧａｓＡｌｌ−ｍＡ’ ２２０と
ｐ”ＧａＡｓ３００の構成とすることができる。Ｇａｍ
Ａｔｔ−ｍＡｓは、２が０，７以下では少数キャリアの
寿命が短いため、スイッチング速度が早いが、本発明を
適用することによυ、少数キャリアそのものの蓄積量を
少なくできるのでさらに早くなる。また、チャンネル領
域にＧａＡ３、ゲート領域にＧｅを用いると、両者の格
子定数が略一致するので作シやすい１と、及び、Ｇ ａ
ＡｔＡ ’／Ｇａ Ａ Ｓ系に比べてゲートエネルギ
を損失が少なくできること等の利点がある。
ｓＡｓ２１０と” ・ＧａｓＡｌｌ−ｍＡ’ ２２０と
ｐ”ＧａＡｓ３００の構成とすることができる。Ｇａｍ
Ａｔｔ−ｍＡｓは、２が０，７以下では少数キャリアの
寿命が短いため、スイッチング速度が早いが、本発明を
適用することによυ、少数キャリアそのものの蓄積量を
少なくできるのでさらに早くなる。また、チャンネル領
域にＧａＡ３、ゲート領域にＧｅを用いると、両者の格
子定数が略一致するので作シやすい１と、及び、Ｇ ａ
ＡｔＡ ’／Ｇａ Ａ Ｓ系に比べてゲートエネルギ
を損失が少なくできること等の利点がある。
本発明によれば、電界効果トランジスタにおいて、少数
キャリアの蓄積量を少な、くできるので、スイッチング
速度を早くすることができる。
キャリアの蓄積量を少な、くできるので、スイッチング
速度を早くすることができる。
第１図は、従来の静電誘導トランジスタの説明図、第２
図は従来のゲート・ソース間のｐｎ接合のエネルギ・バ
ンド・ダイヤグラム、第３図は本発明の一実施例の説明
図、第４図は本発明の効果を示す説明図である。 １・・・静電誘導トランジスタ、３０，３００・・・ｐ
層、２１．２１０・・・ｎ層、５０・・・ホール。 代理人 弁理士 高橋明夫
図は従来のゲート・ソース間のｐｎ接合のエネルギ・バ
ンド・ダイヤグラム、第３図は本発明の一実施例の説明
図、第４図は本発明の効果を示す説明図である。 １・・・静電誘導トランジスタ、３０，３００・・・ｐ
層、２１．２１０・・・ｎ層、５０・・・ホール。 代理人 弁理士 高橋明夫
Claims (1)
- 【特許請求の範囲】 １、第一導電型のチャンネルに電流を流し、第二導電型
の層で生じる整流性接合の空乏層によシ、前記チャンネ
ルの幅を制御する電界効果トランジスタにおいて、 少なくとも前記整流性接合領域で前記第一導電型の層の
禁止帯幅が前記第二導電型の層の禁止帯幅よシも大きい
ことを特徴とする電界効果トランジスタ。 ２、特許請求の範囲第１項において、前記第一導電型の
層がＳｉ１第二導電型の層が８’！Ｇｅ１−よ（０≦ｘ
〈１）によ多構成されていることを特徴とする電界効果
トランジスタ。 ３、特許請求の範囲第１項において、前記第一導電型の
層が、Ｇａ−ｈｉｓ−Ａｓ （０≦父〈１）、第二導電
型の層がＧａＡｓによ多構成されていることを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116451A JPS60261176A (ja) | 1984-06-08 | 1984-06-08 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116451A JPS60261176A (ja) | 1984-06-08 | 1984-06-08 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261176A true JPS60261176A (ja) | 1985-12-24 |
Family
ID=14687440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116451A Pending JPS60261176A (ja) | 1984-06-08 | 1984-06-08 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261176A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103217A (ja) * | 1987-10-16 | 1989-04-20 | Mitsubishi Metal Corp | 正面フライス |
| EP0598794A4 (en) * | 1991-07-30 | 1994-08-10 | Microwave Technology Inc | High frequency jfet and method for fabricating the same. |
| US5714777A (en) * | 1997-02-19 | 1998-02-03 | International Business Machines Corporation | Si/SiGe vertical junction field effect transistor |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
-
1984
- 1984-06-08 JP JP59116451A patent/JPS60261176A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103217A (ja) * | 1987-10-16 | 1989-04-20 | Mitsubishi Metal Corp | 正面フライス |
| EP0598794A4 (en) * | 1991-07-30 | 1994-08-10 | Microwave Technology Inc | High frequency jfet and method for fabricating the same. |
| US5714777A (en) * | 1997-02-19 | 1998-02-03 | International Business Machines Corporation | Si/SiGe vertical junction field effect transistor |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
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