JPH025302B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、電界効果トランジスタおよびそれを
用いた集積回路に関する。 従来、電界効果トランジスタとして、シヨツト
キ・バリア型、ｐ−ｎ接合型、あるいはMIS型等
が用いられてきた。 一方、電界効果トランジスタは動作上、大別し
てノーマリ・オン型とノーマリ・オフ型がある。
大規模集積回路のスイツチング素子としては回路
の簡単さおよび消費電力の少なさの点からノーマ
リ・オフ型の優れている。しかしながら、従来の
ノーマリ・オフ型電界効果トランジスタはいずれ
も実用上問題がある。このことについては後に詳
述する。一方、ノーマリ・オン型の電界効果トラ
ンジスタも必ずしも問題が解決されているわけで
はなく、高速化、低電力化のため使用温度を下げ
て行くとシヨツトキ・バリア型、ｐ−ｎ接合型で
は不純物原子のフリージイング現象、シヨツト
キ・バリア型、MIS型では界面準位へのキヤリ
ア・トラツピング現象によつて期待されるような
動作が拒まれていた。 次に、前述の従来技術によるノーマリ・オフ型
電界効果トランジスタの問題点を図に基づき順次
具体的に説明する。第１，２，３図は従来技術に
よるノーマリ・オフ型電界効果トランジスタの構
成略図で、それぞれシヨツトキ・バリア型、ｐ−
ｎ接合型、およびMIS型を示す。第１図示のシヨ
ツトキ・バリア型電界効果トランジスタの場合、
ゲート金属６が半導体１に直接接触していわゆる
シヨツトキ・バリア型を形成する。この型の電界
効果トランジスタはソース４、ゲート８間の電圧
が零の場合でもゲート金属６と半導体１との間の
拡散電位（半導体１がGaAsの場合、金属の種類
にかかわらず約0.8V）のため、ゲート金属６の
下には電子空乏層７が形成される。この電子空乏
層７の厚さと半導体１の厚さを等しく選ぶことに
よつて電子空乏層７の下の半導体の厚さが零にな
り、ソース４・ドレイン５間に電流を流れなくす
ることができる。ソース４・ゲート５間電圧が正
のとき電子空乏層７の下の半導体１の厚さが零で
なくなり、ソース４・ドレイン５間に電流が流れ
る。すなわち、ノーマリ・オフ型の動作を行わせ
ることができる。この型の電界効果トランジスタ
は前述のように拡散電位による電子空乏層７の厚
さと半導体１の厚さを等しくする必要がある。大
規模集積回路のように大面積にわたつてこのよう
な条件を満たすことが要求される場合、その実現
は極めて難しい。すなわち、半導体１の厚さと不
純物濃度を両者共精度よく広い面積にわたり一様
に形成することは難しいからである。第２図示ｐ
−ｎ接合型の電界効果トランジスタは、ｐ型の半
導体９を半導体１の上に配しｐ−ｎ接合を形成さ
せる。動作原理は第１図のシヨツトキ・バリア型
と同じであるが、ｐ−ｎ接合の拡散電位はシヨツ
トキ・バリアに比べて大きく（GaAsの場合約
1.4V）、その分電子空乏層７は大きくなり半導体
１の厚さ、不純物濃度は制御は易しくなるが製造
における本質的な難しさには変りがない。第３図
示のMIS型電界効果トランジスタは絶縁物１０を
介して金属６を半導体１あるいは半導体１１と対
峙させる。絶縁物として酸化物を用いたものがい
わゆるMOS型である。この構造をもつ電界効果
トランジスタはさらに第３図ａおよびｂに示すよ
うに二通り型に分れる。第３図ａはシヨツトキ・
バリア型およびｐ−ｎ接合型と同じように、ソー
ス４・ゲート８間電圧が零のときに半導体１の厚
さ全てに亘つて電子空乏層７が延びているが、正
の電圧を加えると電子空乏層７が縮まり、ソース
４・ドレイン５間電流が流れる型のものである。
この型のものはシヨツトキ・バリア型およびｐ−
ｎ接合型と同様、均一な特性のものをつくる上で
技術的な困難が伴う。第３図ｂに示すMIS型電界
効果トランジスタのもう１つの型は、半導体１１
がＰ型であり、ソース４・ゲート８間に正の電圧
を加えると半導体１１中の絶縁物１０との界面に
反転層ができ電子面電荷が誘起され、その電子が
ソース４・ドレイン５間電流に寄与する型のもの
である。この型のMIS型電界効果トランジスタは
半導体１１としてシリコン、絶縁物１０として二
酸化シリコンを用いて、いわゆるシリコン・
MOS型トランジスタとして現在ひろく実用に供
されている。しかし、低温動作および低雑音動作
上の問題点は未解決である。 一方、半導体１１として化合物半導体を用いる
場合、半導体１１と絶縁物１０との界面の良質な
ものを得ることが出来ず、したがつて良質な反転
層および蓄積層を得ることができないという欠点
がある。 もつとも、これに対しては、特開昭51−61625
号公報に開示のように、絶縁膜１０に代え、半導
体１１よりバンド・ギヤツプの広い半導体を用い
る提案もあつた。 このようにすると、確かに絶縁膜１０を用いた
場合よりは良好な特性となり得るが、未だその改
善の程度は十分ではなく、実際上、しきい値の設
計性、制御性も良くなかつた。 特にこの公報開示の発明では、MOS型の改良
という発想から脱却し得てはおらず、ゲート電極
には当然のことのようにメタル電極が用いられて
いるため、このメタル・ゲート電極と、上記のよ
うにMOS型のゲート絶縁膜に相当するワイド・
バンド・ギヤツプな半導体バリア層との間で一般
にシヨツトキ接合が形成され、結果としてはシヨ
ツトキ電極を用いるいわゆるHEMT構造の基本
形、ないしはそれに類似の構造となり、メタル・
ゲート電極に印加する電圧が当該シヨツトキ・バ
リアによる空乏層を介してチヤネルに間接的に影
響を与えるようになるので、当該半導体バリア層
の膜厚や不純物濃度の変動が極めて敏感にしきい
値を左右してしまうという欠点が生じた。 加うるに、このワイド・バンド・ギヤツプな半
導体バリア層とメタル・ゲート電極との界面には
多量の界面準位が発生し、しかも、その界面準位
密度に関しては制御性がなく、広い範囲に亙つて
の一様性の保証も全くない。こうした界面準位
も、当然、ゲートしきい値電圧に影響を及ぼすの
で、やはりゲートしきい値電圧自体の再現性、一
様性に乏しかつた。 さらに、この公報開示の構造や条件では、同一
支持基板上に相補型の回路を構成するのも困難で
あつた。 これとは別に、上記公報中に開示の構造中の半
導体バリア層をあたかも三層構造に変えた場合に
相当するような改良も成された（特開昭55−
160473号公報）。 すなわち、チヤネル形成領域を構成する半導体
層表面上に対し、下から順に、不純物を意図的に
導入したGaAs層、Al_xGa_1-xAs層、そしてSiO₂
その他、非晶質の絶縁層を形成した後、その上に
メタル・ゲート電極を付すのである。 この構造でも、チヤネル領域形成層に対し、直
接に絶縁膜が接している場合に比せば、界面準位
の問題はある程度緩和されると考えられるが、チ
ヤネル界面そのものに界面準位が存在しなくと
も、ゲートとチヤネル間の絶縁膜を含む構造内に
あつて界面準位が全く消失する訳ではなく、これ
によるしきい値特性の不安定化等、特性の劣化は
防ぎようがないし、また、何よりも、メタル・ゲ
ート電極とチヤネル間に介在する絶縁膜の存在が
トランス・コンダクタンスの低下を生む必至の要
因となる。 実際上、この公報開示の構造は実用化には極め
て乏しいものである。 本発明は上記従来技術によるノーマリ・オン
型、ノーマリ・オフ型双方の電界効果トランジス
タの欠点、特に顕著な効果が期待できるノーマ
リ・オフ型の化合物半導体電界効果トランジスタ
の欠点を除き、技術的に容易な方法で、界面準位
の存在やしきい値電圧のゆらぎを構造的に除去し
得、しきい値電圧を相当程度自由かつ正確に調節
可能であり、また相補型回路を構成するためのチ
ヤネル極性の設定も簡単な、高性能な電界効果ト
ランジスタを得ることを目的とする。 以下、本発明について説明する。ソース、ドレ
イン領域に接して設けられた第１の半導体よりな
るチヤネル形成領域の上に２層のゲートを設け
る。チヤネル形成領域に接する第１層は不純物濃
度が小さくかつ第１の半導体よりバンド・ギヤツ
プが大きい第２の半導体で構成される。第１の半
導体がSiの場合、第２の半導体の一例としてGaP
が挙げられる。ゲート第２層は第１の半導体より
不純物濃度が大きく、また、このゲート第２層か
らのキヤリア注入を防ぐ意味で、ゲート第１層よ
りバンド・ギヤツプの狭い第３の半導体で構成す
る。 本発明の場合、ゲート第１層が通常のMOS構
造等におけるゲート絶縁膜の代わりのゲート・バ
リア層となり、ゲート第２層が通常のメタル・ゲ
ート電極に代わる実効的なゲート電極を構成す
る。したがつて後に述べるように、当該第３半導
体製のゲート電極（ゲート第２層）を外部回路に
接続する必要上、これに金属電極を形成するにし
ても、これは単なるオーミツク接触電極であつて
良く、したがつてその設置部位は任意であつて、
チヤネル上にあることが必須とはならない。一般
に本発明の電界効果トランジスタのゲートしきい
値電圧V_thは V_th＝φ_GS＋φ_S＋−qN₁＋t₁t₂／ε₂＋−qN₂t₂ ²／2ε₂ ……(1) で与えられる。ここでφ_GSは第１の半導体とゲー
ト第２層の仕事関数差で、φ_Sはしきい値電圧にお
ける第１の半導体の表面電位をフラツト・バンド
から測定した量である。ε₂は第２の半導体の誘電
率、ｑは電荷素量、複号の上側は不純物がドナー
の場合、下側は不純物がアクセプタの場合を示
す。N₁，N₂はそれぞれ第１の半導体、第２の半
導体の不純物濃度である。t₂は第２の半導体の厚
さである。t₁は第１の半導体の空乏領域の厚さで
あるが、第１の半導体が薄く厚さ全体にわたつて
空乏させることができる場合はt₁は第１の半導体
の厚さとなる。また、チヤネルのキヤリアがチヤ
ネル形成領域に含まれる不純物と同一の伝導型で
かつ第１の半導体の表面に誘起されることにより
生ずるいわゆる蓄積型の電界効果トランジスタ動
作様態の場合は(1)式右辺第３項は零となる。(1)式
においてφ_GS＋φ_Sは第１の半導体の不純物濃度N₁
および第２の半導体の不純物濃度N₂のいずれに
もほとんど依存しないから、しい値電圧V_thの
N₁，N₂依存性を小さくする目的のためには(1)式
右辺第３項および第４項のN₁，N₂双方の値自体
を小さく選べばよい（前記蓄積型の電界効果トラ
ンジスタ動作様態では(1)式右辺第３項が零である
のでV_thのN₁依存性はない。したがつて上記目的
のためにはN₂の値だけを小さく選べばよい。）し
かしながら、N₁はソース・ドレイン間のパン
チ・スルーを妨ぐ等の目的で小さく選べない場合
がある。以上のことを考えて、少なくともN₂を
小さな値に選ぶことは意義がある。本発明では(1)
式右辺第４項がゲートしきい値電圧の値に影響を
及ぼさない程度にN₂の値を小さく設計すること
によつてゲートしきい値電圧の設計性、再現性の
優れた構成をとる。本発明ではこのようなN₂の
値を有する第２の半導体を「不純物濃度の小さ
い」と称する。要するに、本発明の電界効果トラ
ンジスタのゲートしきい値電圧は第２の半導体の
不純物濃度N₂では規定されず、ゲート第２層を
構成する材料の仕事関数とチヤネル形成領域を構
成する第１の半導体の仕事関数の差と不純物濃度
N₁で設計することができる。特に第１の半導体
からなるチヤネル形成領域が高抵抗の逆導電型又
は絶縁性半導体基板又はサフアイアのような絶縁
性基板上に非常に薄く形成されているか、又は
N₁が小さいと(1)式右辺第３項も無視できるので
ゲートしきい値電圧はゲート第２層の材料の仕事
関数とチヤネル形成領域の第１の半導体の仕事関
数の差φ_GSだけで決まる。あるいは、電界効果ト
ランジスタの動作様態が前記電荷蓄積型である場
合においても、ゲートしきい値電圧はゲート第２
層の材料の仕事関数とチヤネル形成の第１の半導
体の仕事関数φ_GSだけで決まる。 第４図は第１の半導体とゲート第２層の半導体
あるいは低抵抗層の組合せの代表的な例について
のバンド・ダイアグラムを示すものである。第４
各図中、まだ説明していない符号１３はチヤネル
形成領域を構成する第１半導体層、t_1tはこの第
１半導体層の全厚、１４はゲート構造中にあつて
ゲート・バリア層を構成する第２半導体から成る
ゲート第１層、１５はゲート構造中にあつて実効
的にゲート電極を構成する第３半導体から成るゲ
ート第２層、１６は伝導帯下端、１７はフエル
ミ・レベル、１８は価電子帯上端であるが、これ
ら第４図ａ，ｂ，ｃ，ｄの組合せによつてどのよ
うな電界効果トランジスタの動作型が得られるか
を示したのが第１表である。

【表】 第１表は第１の半導体の伝導帯の有効状態密度
が10¹⁹／cm³前後と比較的大きいSi等の半導体につ
いての結果であり、10¹⁷cm³前後の状態密度を有す
るGaAs等の半導体については後の実施例で詳述
するように、第１表に示た例以外にも電界効果ト
ランジスタ動作の型がある。第１表の組合せ例か
ら、ゲート第２層の材料又は不純物の種類、濃度
の異なるトランジスタを同一チツプに作り込んで
ゲートしきい値電圧の異なるトランジスタを組合
わせた高性能集積回路を実現することができる。
例えば、ｂ，ｄの組わせによつて、ｎチヤネル・
ノーマリ・オフ型をスイツチング・トランジスタ
として得て、さらにｐチヤネル又はｎチヤネル・
ノーマリ・オン型を負荷として、いわゆるＥ／Ｄ
型インバータを基本とするゲート、メモリなどの
集積回路を得ることができる。これにより、低電
力、高速ICを実現することができる。さらに詳
細に検討するとａ，ｃの組合わせでも第１の半導
体を低不純物濃度とし、ゲート第２層である高不
純物半導体の仕事関数又は不純物濃度を規定値に
実現することによつて、丁度ゲートしきい値電圧
をわずかノーマリ・オフ側へ設計することができ
る。このような場合は動作速度を低下させること
なく電源電圧を著しく低減することができ、LSI
においては高速性を保つたまま集積度を大きくす
ることが可能となる。 勿論、上記組合せａ，ｂ，ｃ，ｄの中からｐチ
ヤネル・ノーマリ・オフ及びｎチヤネル・ノーマ
リ・オフとなる第１の半導体とゲート第２層の組
合せを選択して、同一基板上に一対の電界効果ト
ランジスタによる相補型回路を集積することも可
能である。換言すれば、本発明の電界効果トラン
ジスタ構造であればこそ、必要に応じ、同一基板
上にこのような相補型回路を構築することも簡
単、確実になるのである。 一方、第１の半導体の上に第２の半導体（ゲー
ト第１層）がヘテロ・エピタキシヤル技術（気相
成長、高真空中での結晶成長等）によつて結晶構
造の連続性がよく成長された場合は特に界面準位
や表面散乱の影響が小さく、第１の半導体（チヤ
ネル形成領域）表面上に理想的な反転又は蓄積型
の誘起チヤネルを有する電界効果トランジスタを
得ることができる。 次に本発明の実施例として第１の半導体が化合
物半導体でチヤネルがｎ型である場合の電界効果
トランジスタの構成を第５図によつて詳細に述べ
る。 チヤネル形成領域を構成する第１の半導体であ
る半導体１３は不純物濃度のｎ型あるいはｐ型
の、あるいは不純物添加のほとんどなされていな
い高純度のGaAs等の化合物半導体である。半導
体１３は絶縁性の基板２上にある、半導体１４は
半導体１３よりもバンド・ギヤツプが大きくて半
導体１３と良質のヘテロ接合を形成する半導体１
３とは別種の不純物濃度の小さい半導体である。
半導体１４の厚さ半導体１３と半導体１５の間で
ドレイン・ソース電流より過大なトンネル電流が
流れない範囲であれば十分薄くすることができ
る。半導体１４としては、半導体１３がGaAsの
場合、一例としてGa_xAl_1-xAsが挙げられる。半
導体１５は半導体１３より高濃度に不純物添加さ
れたn⁺型でかつ半導体１４よりバンド・ギヤツ
プが小さい半導体である。半導体１３がGaAsの
場合半導体１５の一例としてn⁺のGaAsが挙げら
れる。半導体１５上の少なくとも一部にオーミツ
ク電極３″が設けてある。半導体１４，１５が一
緒になつてゲートを形成する。ソース・ドレイン
の各領域はそれぞれオーミツク電極３，３′、お
よびn⁴型で半導体１３と同種の化合物半導体１
２，１２′で形成される。半導体１３がGaAs、
半導体１４がGa_xAl_1-xAsの場合、半導体１５は
勿論ｎ形の高不純物濃度を有するInPで構成され
てもよい。InPの場合は、GaAsの場合とほぼ同
様に半導体１４と結晶構造のほぼ連続した良好な
層を得ることができ、かつGaAsを用いたときよ
り更に不純物濃度を大として制御を容易にするこ
とができる。 次に、本実施例の電界効果トランジスタの動作
原理を第６図に依つて詳細に説明する。 第６図は半導体１３としてｎ型GaAs、半導体
１４として不純物濃度の小さいGa_0.7Al_0.3As、半
導体１５としてn⁺形GaAsを用いた場合を示すも
のである。第６図ａはソース４、ゲート８間に電
圧を加えない場合の、ゲート付近における、ソー
ス４・ドレイン５方向と直角な方向のバンド・ダ
イアグラムである。半導体１４は半導体１３，１
５よりバンド・ギヤツプが約0.36eV大きく、そ
のうち約0.3eVが伝導帯下端の差であり、残り
0.06eVが価電子帯上端の差である。したがつて、
急峻なヘテロ接合では伝導帯下端を表わす線１６
は半導体１４との界面でステツプ的に約0.3eVだ
け上がる。半導体１３あるいは半導体１５の中の
電子がこのステツプを越えて互いに他の領域に入
るためにはその方向の運動エネルギーを少なくと
も0.3eV持たねばならない。そのような電子の数
はトランジスタを低電圧で動作させる限り極めて
少数である。したがつて、ゲート電流は無視でき
る。また、半導体１４中で不純物濃度が小さいの
で、半導体１４中のキヤリアがエネルギーの低い
半導体１３，１５にこぼれ落ちた後のドナーある
いはアクセプタによる空間電荷は極めて少量であ
る。したがつて、半導体１４は半導体１３と半導
体１５の間にあつてキヤリア分離の働きをする。
化合物半導体のうちGaAsのように伝導帯の有効
状態密度が10¹⁷cm^-3程度である場合には半導体１
３中の半導体１４との界面付近においては、第６
図ａに示すように伝導帯下端１６がフエルミレベ
ル１７近くまで下がり弱い電子電荷の誘起が生ず
るが面電荷の量は少ない。この構造のトランジス
タのソース４・ゲート８間に正の電圧を加えるバ
ンド・ダイアグラムは第６図ｂのように変わる。
すなわち、伝導帯下端１６は半導体１３において
半導体１４との界面付近でフエルミ・レベル１７
以下に下がり、そこに強い電子電荷の誘起が生ず
る。その面電荷はゲート８に加える正の電圧とと
もに増加し、これがソース４・ドレイン８の間の
電流を運ぶ。本実施例の電界効果トランジスタ
は、バンド・ダイアグラムから明らかなように、
しきい値電圧は零近傍の値をもち、それは半導体
１３，１４，１５の不純物濃度、厚さ等によつて
大く変わることはない。したがつて、本実施例の
電界効果トランジスタを用いれば均質な特性のノ
ーマリ・オフ型電界効果トランジスタを大面積に
わたつて容易に得ることができる。また、Ga_x
Al_1-xAsとGaAsの界面はトラツプ等の少ない理
想的な界面であることが分つているので、界面付
近に誘起された電子は全てがソース４・ドレイン
５間の電流を運ぶのに役立つし、界面準位に起因
する雑音も、低温動作における異常な振舞いも甚
だ少ない。不純物濃度の少ないGaAs中の電子の
移動度は約8500cm²V^-1S^-1シリコン中の電子の移
動度の約５〜６倍にも達し、その分、低電圧動作
を可能にし、トランジスタのスイツチング時間を
小さくする。GaAs中の電子の移動度は低温にす
るとさらに高くなり、77Kで１×10⁶cm²V^-1S^-1近
くまで上がる。したがつて、この構造のトランジ
スタは低温動作させれば、さらに飛躍的に性能が
向上する。上記の例では半導体１３はｎ型であつ
たが、半導体１３はｐ型であつても同等の動作が
得られるのは明らかである。第７図は、半導体１
３がｐ型の場合のバンド・ダイアグラムを示した
ものである。すなわち、不純物半導体１４を薄く
すれば、伝導帯下端１６は半導体１３において半
導体１４との界面付近でフエルミ・レベル１７の
近くを離れることはない。この構造の電界効果ト
ランジスタのソース４・ゲート８間に正の電圧を
加えると伝導帯下端１６は半導体１３において半
導体１４との界面付近でフエルミ・レベル１７以
下に下がり、そこに電子電荷の誘起が生ずること
は第７図の場合と同じである。 第６図においては半導体１３としてGaAs、半
導体１４としてGa_0.7Al_0.3Asを例にとつたが、必
ずしもそれらの化合物半導体の組合わせに限るも
のではないことは明らかである。例えば、半導体
１３としてGaAs、半導体１４としてGa_xAl_1-xAs
の組合わせ、InSb−cdTe，Ga_xIn_1-xAs−In_x
Al_1-xAs，GaSb−ZnTe又はGa_xAl_1-xSb，InAs
−GaSb又はZnTe，In_1-xGa_xAS_yP_1-y−InP等の
組合せがある。また、第５図中において実効ゲー
ト電極であるゲート第２層（第３半導体）１５に
対し、オーミツク接触の採られている電極３″は、
図中では当該ゲート第２層１５の全面上に付され
ているが、既に述べたように、本発明の場合、こ
の金属電極は単に外部回路との接続のためだけに
用いられるので、当該半導体層１５の一部にのみ
付せば良い。そうすればゲート構造が簡単になる
し、換言すれば回路構築上、任意適当なる個所に
このオーミツク電極３″を付すことができるので、
設計の自由度も大いに高められる。 以上述べたように本発明は電界効果トランジス
タは要するに以下のような特有の効果をもつ。す
なわち、チヤネル形成領域を構成する第１の半導
体に接する第２の半導体（ゲートを構成する２層
のうち第１層）として、不純物濃度の低い半導体
を用いることによつて、電界効果トランジスタの
ゲートしきい値電圧が第２の半導体の不純物濃度
に依存しないようにすることができる。電界効果
トランジスタの型によつてはさらにゲートしきい
値電圧が第１の半導体とゲート第２層の材料の仕
事関数の差のみで与えられるように設計すること
ができるので、均質な特性の電界効果トランジス
タを大面積に亘つて製造することが容易になり、
大規模集積回路が容易に実現できるようになる。
さらに、第１の半導体と第２の半導体の間の界面
準位、トラツプ等の影響、および低温におけるキ
ヤリア・フリージング等の影響で電界効果トラン
ジスタの特性が悪くなることを避けることができ
る。この効果は特に第１の半導体が化合物半導体
である場合のように良質なMIS型構造が得られて
いない場合に顕著である。すなわち、本発明の電
界効果トランジスタを化合物半導体に適用するこ
とによつて、化合物半導体の電子の移動度が大き
いことを利用した極めて高速、低消費電力の均質
な電界効果トランジスタを得ることができる。 以上説明したように、本発明によるトランジス
タは、低消費電力の大規模集積回路を容易に得る
ことを可能とし、高速電子計算機、高速通信用電
子装置の技術分野に貢献するところ極めて大なる
ものである。

【図面の簡単な説明】

第１，２，３図は従来技術による電界効果トラ
ンジスタの構成略図、第４図は本発明の各種組合
わせによる電界効果トランジスタのエネルギー・
バンド図、第５図は本発明の電界効果トランジス
タの実施例の構造略図、第６〜７図は実施例の動
作原理図である。 図中、１はｎ型半導体、２は絶縁性基板、３，
３′，３″はオーミツク電極、４はソース、５はド
レイン、７は電子空乏層、８はゲート、９はｐ型
半導体、１０は絶縁体、１１はｐ型半導体、１２
はn⁺型半導体、１３は半導体、１４は不純物濃
度の小さい半導体、１５は不純物濃度の大きい半
導体、１６は伝導帯下端、１７はフエルミ・レベ
ル、１８は価電子帯上端、１９は低抵抗層であ
る。

Claims (1)

1. 【特許請求の範囲】 １ ソース、ドレイン領域と、該ソース、ドレイ
   ン領域に接して設けられた第１の半導体から成る
   チヤネル形成領域と、該チヤネル領域上に設けら
   れた２層の積層構造から成るゲート構造とを有
   し； 前記ゲート構造の中、前記チヤネル形成領域に
   接する第１層は、前記第１の半導体よりバンド・
   ギヤツプが広く、不純物濃度は小さい第２の半導
   体であり； 一方、この第１層上に積層形成される第２層
   は、該第１層よりバンド・ギヤツプが狭く、か
   つ、前記第１の半導体より不純物濃度が大きい第
   ３の半導体であつて； 該ゲート構造中の該第２層が実効的なゲート電
   極を、また前記第１層が該ゲート電極と上記チヤ
   ネルとの間のキヤリア分離を計るためのバリア層
   を構成すること； を特徴とする電界効果トランジスタ。 ２ ゲート構造中の第２層を構成する第３の半導
   体が、チヤネル形成領域を構成する第１の半導体
   と同種の半導体であること； を特徴とする特許請求の範囲第１項記載の電界効
   果トランジスタ。 ３ 第１の半導体はGaAs、ゲート構造中の第１
   層を構成する第２の半導体はGa_xAl_1-xAsもしく
   はZnSeであること； を特徴とする特許請求の範囲第１項記載の電界効
   果トランジスタ。 ４ 第１の半導体はSi、ゲート構造中の第１層を
   構成する第２の半導体はGaPであること； を特徴とする特許請求の範囲第１項記載の電界効
   果トランジスタ。 ５ 第１の半導体はInSb、ゲート構造中の第１
   層を構成する第２の半導体はGdTeであること； を特徴とする特許請求の範囲第１項記載の電界効
   果トランジスタ。 ６ 第１の半導体はGa_xIn_1-xAs、ゲート構造中
   の第１層を構成する第２の半導体はIn_xAl_1-xAsで
   あること； を特徴とする特許請求の範囲第１項記載の電界効
   果トランジスタ。 ７ 第１の半導体はGaSb、ゲート構造中の第１
   層を構成する第２の半導体はGa_xAl_1-xSbもしく
   はZnTeであること； を特徴とする特許請求の範囲第１項記載の電界効
   果トランジスタ。 ８ 第１の半導体はInAs、ゲート構造中の第１
   層を構成する第２の半導体はGaSbもしくはZnTe
   であること； を特徴とする特許請求の範囲第１項記載の電界効
   果トランジスタ。 ９ 第１の半導体はIn_1-xGa_xAs_yP_1-y、ゲート構
   造中の第１層を構成する第２の半導体はInPであ
   ること； を特徴とする特許請求の範囲第１項記載の電界効
   果トランジスタ。