JPS60263193A - 画像表示装置 - Google Patents
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- JPS60263193A JPS60263193A JP59119005A JP11900584A JPS60263193A JP S60263193 A JPS60263193 A JP S60263193A JP 59119005 A JP59119005 A JP 59119005A JP 11900584 A JP11900584 A JP 11900584A JP S60263193 A JPS60263193 A JP S60263193A
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
- G06F3/1431—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using a single graphics controller
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
- G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
- G09G1/165—Details of a display terminal using a CRT, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G1/167—Details of the interface to the display terminal specific for a CRT
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は例えばＸ線ＣＴ装置、核磁気共鳴（ＮＭＲ）Ｃ
Ｔ装置等に具備される画像表示装置に関するものである
。
Ｔ装置等に具備される画像表示装置に関するものである
。
［発明の技術的背景とその問題点〕
画像表示装置にあっては、同−患老の連続した断層画像
を同時に、あるいは複数枚の異種画像を同時に表示した
い場合がある。
を同時に、あるいは複数枚の異種画像を同時に表示した
い場合がある。
しかしながら、従来の画像表示装置は１台の表示手段し
か有していなかったために、上述したような表示は不可
能であった。
か有していなかったために、上述したような表示は不可
能であった。
また、表示手段のマトリックスサイズよりも大きな画像
を表示する場合、従来の画像表示装置によれば、表示に
供される画像のマトリックスサイズを表示手段のマトリ
ックスサイズに縮小して表示するかあるいは部分的に順
次切り換え表示する方法がとられていた。
を表示する場合、従来の画像表示装置によれば、表示に
供される画像のマトリックスサイズを表示手段のマトリ
ックスサイズに縮小して表示するかあるいは部分的に順
次切り換え表示する方法がとられていた。
しかしながら、上述した方法による縮小画像では細部に
おける診断が不可能となり、また、部分的な切り換え画
像では全体的な総合観察が困難となる等の問題がある。
おける診断が不可能となり、また、部分的な切り換え画
像では全体的な総合観察が困難となる等の問題がある。
さらに、従来の表示装置において、５１２２マトリツク
スサイズの画像をシネ表示（動画表示）苓行う場合、１
枚当り５１２２マトリツクスサイズの画像の２０枚〜３
０枚分に相当する容量を有１画像メモリを必要とし、し
かも２０枚〜３０枚の画像を高速に切り換え表示しなけ
ればならず、シネ表示が非常に困難であった。
スサイズの画像をシネ表示（動画表示）苓行う場合、１
枚当り５１２２マトリツクスサイズの画像の２０枚〜３
０枚分に相当する容量を有１画像メモリを必要とし、し
かも２０枚〜３０枚の画像を高速に切り換え表示しなけ
ればならず、シネ表示が非常に困難であった。
［発明の目的１
本発明は前記事情に鑑みてなされたものであり、複数枚
の画像あるいは１台の表示手段よりも大きなマトリック
スサイズを有する画像を複数の表示手段を用いて同時に
表示することができ、しかも画像の高速切り換え表示を
容易に行い得るところの画像表示装置の提供を目的とす
る。
の画像あるいは１台の表示手段よりも大きなマトリック
スサイズを有する画像を複数の表示手段を用いて同時に
表示することができ、しかも画像の高速切り換え表示を
容易に行い得るところの画像表示装置の提供を目的とす
る。
［発明のＲ要〕
上記目的を達成するための本発明の概要は、画像データ
を格納するフレームメモリと、このフレームメモリから
読み出される画像データを格納する複数のディスプレイ
メモリと、このディスプレＪ イヌ１°バ対応５・”９
・５′）デ４肩′イメ１りから読み出された画像データ
を表示可能な複数の表示手段とを具備する画像表示装置
において、前記表示手段の表示に必要な同期信号に同期
して前記ディスプレイメモリから画像データを読み出す
際に、前記フレームメモリの一部所望の画像データを前
記複数のディスプレイメモリに切り換え転送可能なメモ
リ制華手段を具備することを特徴とするものである。
を格納するフレームメモリと、このフレームメモリから
読み出される画像データを格納する複数のディスプレイ
メモリと、このディスプレＪ イヌ１°バ対応５・”９
・５′）デ４肩′イメ１りから読み出された画像データ
を表示可能な複数の表示手段とを具備する画像表示装置
において、前記表示手段の表示に必要な同期信号に同期
して前記ディスプレイメモリから画像データを読み出す
際に、前記フレームメモリの一部所望の画像データを前
記複数のディスプレイメモリに切り換え転送可能なメモ
リ制華手段を具備することを特徴とするものである。
［発明の実施例］
以下、実施例により本発明を具体的に説明する。
第１図は本発明の一実施例である画像表示装置の構成を
示づ一ブロック図である。同図１０は、ライト信号ＣＷ
により、図示しない中央演算処理装置（ＣＰＵ）から転
送される画像データＣＤＩを記憶可能なフレームメモリ
であり、その出力Ｆｄは、マルチブレク’Ｊ（ＭＵＸ）
１６を介して、後段に配置されるデータ変換メモリ７に
入力される。
示づ一ブロック図である。同図１０は、ライト信号ＣＷ
により、図示しない中央演算処理装置（ＣＰＵ）から転
送される画像データＣＤＩを記憶可能なフレームメモリ
であり、その出力Ｆｄは、マルチブレク’Ｊ（ＭＵＸ）
１６を介して、後段に配置されるデータ変換メモリ７に
入力される。
このデータ変換メモリ７は、前記フレームメモリ１０の
ｎビット（ｎｂｉｔ）の出力Ｆｄをｎ１ピツトの出力Ｃ
ｄに変換するものであり、２×０１ビツトの容量を有す
る。又、このデータ変換メモリ７は図示しない中央演算
処理装置Ｎ （ＣＰＵ）から出力されるデータＣＤ２を
書き込み可能となっており、図示しないＣＰＵにより、
Ｆｄを０１ビツトの出力Ｃｄに変換する各種テーブルを
使うことができる。そして、このデータ変換メモリ７の
出力Ｃｄは後段に配置され、かつ、例えばマトリックス
サイズＸ、Ｙにおいて前記フレームメモリ１０と同〜空
聞上に位置するディスプレイメモリ１１ａ及び１１ｂに
入力される。ディスプレイメモリ１１ａ及び１１ｂの出
力Ｄ（１１，Ｄｄ２は、それぞれ後段に配置される図示
しないＤ／Ａ （ディジタル・アナログ）変換手段を介
し、表示手段（ＣＲＴディスプレイ）の画像表示に供さ
れる。
ｎビット（ｎｂｉｔ）の出力Ｆｄをｎ１ピツトの出力Ｃ
ｄに変換するものであり、２×０１ビツトの容量を有す
る。又、このデータ変換メモリ７は図示しない中央演算
処理装置Ｎ （ＣＰＵ）から出力されるデータＣＤ２を
書き込み可能となっており、図示しないＣＰＵにより、
Ｆｄを０１ビツトの出力Ｃｄに変換する各種テーブルを
使うことができる。そして、このデータ変換メモリ７の
出力Ｃｄは後段に配置され、かつ、例えばマトリックス
サイズＸ、Ｙにおいて前記フレームメモリ１０と同〜空
聞上に位置するディスプレイメモリ１１ａ及び１１ｂに
入力される。ディスプレイメモリ１１ａ及び１１ｂの出
力Ｄ（１１，Ｄｄ２は、それぞれ後段に配置される図示
しないＤ／Ａ （ディジタル・アナログ）変換手段を介
し、表示手段（ＣＲＴディスプレイ）の画像表示に供さ
れる。
次に、前記フレームメモリ１０及びディスプレイメモリ
１１ａ及び１１ｂ等の動作制卸を行なうメモリ制御手段
１５の構成を説明する。タイミングジェネレータ３は基
本り０ツクＣＬＫＡを入力し、図示しない表示手段の画
像表示に供される水平同期信号ＨＤ、垂直同期信号ＶＤ
、水平方向ブランキング信号ＨＢＬＫ、垂直方向ブラン
キング信号ＶＢＬＫ″及び後段に配置されるＦＭアドレ
ス生成カウンタ（ＦＭ ＡＤＲＣＮ−’ｒ ）２．ＤＭ
アドレス生成カウンタ（ＤＭ ＡＤＲＣＮＴ）５に入力
される信号ＣＬ Ｋ Ｂを発生するる。また、タイミン
グジェネレータ４は基本クロックＣＬＫＡ及びフレーム
メモリ１０における特定サイズ（後述する部分転送サイ
ズ）を設定する信号ｒ（ｘ 、 ｙ ）を例えば図示し
ないＣＰＵを介して入力し、前記水平同期信号１−ＩＤ
及び前記垂直＠期信号ＶＤに同期した信号Ｆ（ｘ）、Ｆ
（ｙ）を発生する。そして、このタイミングジェネレー
タ４の出力である信号Ｆ（ｘ）、Ｆ（Ｖ）は、後段に配
置され、かつ２人力を有する論理積回路９を介し、部分
転送アドレス信号Ｆ（ｘ、ｙ）として、ＦＭアドレス生
成カウンタ２及び４人力を有する論理積回路Ｆ３ａ 、
８ｂに入力される。
１１ａ及び１１ｂ等の動作制卸を行なうメモリ制御手段
１５の構成を説明する。タイミングジェネレータ３は基
本り０ツクＣＬＫＡを入力し、図示しない表示手段の画
像表示に供される水平同期信号ＨＤ、垂直同期信号ＶＤ
、水平方向ブランキング信号ＨＢＬＫ、垂直方向ブラン
キング信号ＶＢＬＫ″及び後段に配置されるＦＭアドレ
ス生成カウンタ（ＦＭ ＡＤＲＣＮ−’ｒ ）２．ＤＭ
アドレス生成カウンタ（ＤＭ ＡＤＲＣＮＴ）５に入力
される信号ＣＬ Ｋ Ｂを発生するる。また、タイミン
グジェネレータ４は基本クロックＣＬＫＡ及びフレーム
メモリ１０における特定サイズ（後述する部分転送サイ
ズ）を設定する信号ｒ（ｘ 、 ｙ ）を例えば図示し
ないＣＰＵを介して入力し、前記水平同期信号１−ＩＤ
及び前記垂直＠期信号ＶＤに同期した信号Ｆ（ｘ）、Ｆ
（ｙ）を発生する。そして、このタイミングジェネレー
タ４の出力である信号Ｆ（ｘ）、Ｆ（Ｖ）は、後段に配
置され、かつ２人力を有する論理積回路９を介し、部分
転送アドレス信号Ｆ（ｘ、ｙ）として、ＦＭアドレス生
成カウンタ２及び４人力を有する論理積回路Ｆ３ａ 、
８ｂに入力される。
ここで、前記ＦＭアドレス生成カウンタ２は、例えばシ
ンク０ナスロードカウンタであり、前記タイミングジェ
ネレータ３の出力である信号ＣＬＫＢ、前記論理梢回路
９の出力である部分転送アドレス信号Ｆ （ｘ 、 ｙ
）及び外部より入力されるフレームメモリスタートア
ドレス信号Ｓ （Ｘ 、 ｙ ）を入力し、模膜に配置
されるマルチプレクサ（ＭＵＸ）１の一方の入力端に入
力される信号ｆ（ｘａ。
ンク０ナスロードカウンタであり、前記タイミングジェ
ネレータ３の出力である信号ＣＬＫＢ、前記論理梢回路
９の出力である部分転送アドレス信号Ｆ （ｘ 、 ｙ
）及び外部より入力されるフレームメモリスタートア
ドレス信号Ｓ （Ｘ 、 ｙ ）を入力し、模膜に配置
されるマルチプレクサ（ＭＵＸ）１の一方の入力端に入
力される信号ｆ（ｘａ。
ｙａ）を発生させる。前記マルチプレクサ１は、前記Ｆ
Ｍアドレス生成カウンタ２の出力信号ｆ（ｘａ。
Ｍアドレス生成カウンタ２の出力信号ｆ（ｘａ。
ｙａ）及びＣＰｔＪＰｔ−スバスから転送されるアドレ
ス信号ＣＡのいずれかを選択し、アドレス信号Ｆ （Ｘ
ａ、 Ｖａ）として、フレームメモリ１０に出力する。
ス信号ＣＡのいずれかを選択し、アドレス信号Ｆ （Ｘ
ａ、 Ｖａ）として、フレームメモリ１０に出力する。
また、１７はディスプレイメモリアドレスデコーダ（Ｔ
ＦＲＡＤＲＤＣＤ）であり、図示しないＣＰＵから出力
されるＤＣ３に応じて前記論理積回路８ａ及び８ｂをイ
ネーブルとすることかぐきる。尚、前記論理積回路８ａ
及び８ｂはそれぞれ前記部分転送アドレス信号Ｆ（Ｘ、
Ｙ）及び外部より入力される部分転送スタート信Ｊｉｊ
ＴＲＦＧＯ２書き込み信号ＷＥ並びに前記ディスプレイ
Ｊ メ１°ノアド′スデ１−ダ１７′）出力を入力８・
論理条件が成立した際にライト信号ＤＷＥＩ、ＤＷ「１
を出力する。このライト信号「ＷＴゴ及び■ＷＥ２によ
りそれぞれ前記ディスプレイメモリ１１ａ及び１１ｂの
動作が制御される。
ＦＲＡＤＲＤＣＤ）であり、図示しないＣＰＵから出力
されるＤＣ３に応じて前記論理積回路８ａ及び８ｂをイ
ネーブルとすることかぐきる。尚、前記論理積回路８ａ
及び８ｂはそれぞれ前記部分転送アドレス信号Ｆ（Ｘ、
Ｙ）及び外部より入力される部分転送スタート信Ｊｉｊ
ＴＲＦＧＯ２書き込み信号ＷＥ並びに前記ディスプレイ
Ｊ メ１°ノアド′スデ１−ダ１７′）出力を入力８・
論理条件が成立した際にライト信号ＤＷＥＩ、ＤＷ「１
を出力する。このライト信号「ＷＴゴ及び■ＷＥ２によ
りそれぞれ前記ディスプレイメモリ１１ａ及び１１ｂの
動作が制御される。
さらに、負論理積回路１２は、タイミングジェネレータ
３から出力される水平方向ブランキング信号ＨＵＬＫ及
び垂直方向ブランキング化＠Ｖ ＢＬＫを入力し、０Ｍ
アドレス生成カウンタ５にカウントイネーブル信号１−
ＩＶＢＬＫを出力する。この０Ｍアドレス生成カウンタ
５は、前記負論理積回路１２から出力されるカウントイ
ネーブル信号１」Ｖ Ｂ Ｌ Ｋ及び前記タイミングジ
ェネレータ１から出力される信＠ＣＬＫＢを人力し、前
記ディスプレイメモリ１１ａ及び１１ｂに入力されるア
ドレス信号Ｄ （ｘａ、 ｙａ）を発生させる。
３から出力される水平方向ブランキング信号ＨＵＬＫ及
び垂直方向ブランキング化＠Ｖ ＢＬＫを入力し、０Ｍ
アドレス生成カウンタ５にカウントイネーブル信号１−
ＩＶＢＬＫを出力する。この０Ｍアドレス生成カウンタ
５は、前記負論理積回路１２から出力されるカウントイ
ネーブル信号１」Ｖ Ｂ Ｌ Ｋ及び前記タイミングジ
ェネレータ１から出力される信＠ＣＬＫＢを人力し、前
記ディスプレイメモリ１１ａ及び１１ｂに入力されるア
ドレス信号Ｄ （ｘａ、 ｙａ）を発生させる。
次に以上のように構成される実施例装置の作用について
第２図から第５図をも参照しながら説明する。
第２図から第５図をも参照しながら説明する。
第２図から第５図は本実施例装置の主要部のタイミング
を示すタイミングチャートである。
を示すタイミングチャートである。
先ず、フレームメモリ１０への画像データ書き込みにつ
いて説明する。フレームメモリ１０に画像データが書き
込まれる場合、マルチプレクサ１は、ＣＰｔＪＰｔ−ス
バスから転送されるアドレス信号Ｃ△を有効とし、この
アドレス信号ＣＡをフレームメモリ１０に転送する。そ
こで、フレームメモリ１０は、このアドレス信号ＣＡ及
びライト信＠（例えばＣＰＵから出力される）ＣＷによ
り、ＣＰＵから転送される画像データＣＤＩをメモリ内
に履き込むのである。
いて説明する。フレームメモリ１０に画像データが書き
込まれる場合、マルチプレクサ１は、ＣＰｔＪＰｔ−ス
バスから転送されるアドレス信号Ｃ△を有効とし、この
アドレス信号ＣＡをフレームメモリ１０に転送する。そ
こで、フレームメモリ１０は、このアドレス信号ＣＡ及
びライト信＠（例えばＣＰＵから出力される）ＣＷによ
り、ＣＰＵから転送される画像データＣＤＩをメモリ内
に履き込むのである。
尚、前記タイミングジェネレータ４に入力されるｒ（Ｘ
、ｌ／）は、前処理として、例えば、トラックボール又
はジョイステック等により予め設定された領１！（部分
転送サイズ）であり、例えば図示しないＣＰｔＪを介し
て入力される。
、ｌ／）は、前処理として、例えば、トラックボール又
はジョイステック等により予め設定された領１！（部分
転送サイズ）であり、例えば図示しないＣＰｔＪを介し
て入力される。
次に、フレームメモリのアドレス信号Ｆ（Ｘａ。
ｙａ）について説明する。このアドレス信号Ｆ（ｘａ。
ｙａ）は、マルチプレクサ１がＦＭアドレス生成カウン
タ２の出力ｆ （ｘａ、 ｙａ）を有効とする場合の出
力信号である。すなわら、タイミングジェネレータ４の
出力Ｆ（Ｘ）、Ｆ（Ｖ）の論理積Ｆ（×。
タ２の出力ｆ （ｘａ、 ｙａ）を有効とする場合の出
力信号である。すなわら、タイミングジェネレータ４の
出力Ｆ（Ｘ）、Ｆ（Ｖ）の論理積Ｆ（×。
■）をＯ−ド信号とし、外部より入力されるスタートア
ドレス信号Ｓ（Ｘ、Ｖ）をロード入力信号とするＦＭア
ドレス生成カウンタ２の出力ｆ（ｘａ。
ドレス信号Ｓ（Ｘ、Ｖ）をロード入力信号とするＦＭア
ドレス生成カウンタ２の出力ｆ（ｘａ。
ｖａ）によって、フレームメモリ１０の内容が読み出さ
れるのである。このようにしてフレームメモリ１０から
読み出されたｎｏビットの画像データＦｄは、マルチプ
レクサ１６を介し、データ変換手段７によりｎ１ビツト
の画像データｃｄに変換された後、ディスプレイメモリ
１１に入力される。
れるのである。このようにしてフレームメモリ１０から
読み出されたｎｏビットの画像データＦｄは、マルチプ
レクサ１６を介し、データ変換手段７によりｎ１ビツト
の画像データｃｄに変換された後、ディスプレイメモリ
１１に入力される。
尚、データ変換メモリ７のテーブルには、図示しないＣ
ＰＵよりマルチプレクサ１３を介して入力されるＣＰＵ
アドレスＣＡをアドレス入力として有効とした際に、ラ
イト信号ＣＷにより、ＣＰＵから転送される各種テーブ
ル（ＣＤ２）が予め書き込まれているものとする。
ＰＵよりマルチプレクサ１３を介して入力されるＣＰＵ
アドレスＣＡをアドレス入力として有効とした際に、ラ
イト信号ＣＷにより、ＣＰＵから転送される各種テーブ
ル（ＣＤ２）が予め書き込まれているものとする。
ディスプレイメモリ１１ａ、１１ｂへのデータ書き込み
は、それぞれ論理積回路８ａの出力ＤＥＷ１及び論理積
回路８ｂの出力ＤＷＥ２がイネーブル状態のとき行われ
る。またディスプレイメモリ１１ａ、１１ｂのアドレス
は、タイミングジェネレータ３の出力ＣＬＫＢ、及びそ
れぞれ水平。
は、それぞれ論理積回路８ａの出力ＤＥＷ１及び論理積
回路８ｂの出力ＤＷＥ２がイネーブル状態のとき行われ
る。またディスプレイメモリ１１ａ、１１ｂのアドレス
は、タイミングジェネレータ３の出力ＣＬＫＢ、及びそ
れぞれ水平。
垂直方向のブランキング信号であるところの両回路１２
の出力）を入力とする０Ｍアドレス生成カウンタ５の出
力Ｄ （ｘａ、 ｙａ）によって指定される。このＤ
（ｘａ、 ｙａ）は、例えば（０，０）よりスタートし
、（１，０）（２，０）・ （Ｘ、０）（０，１＞（１
，１）（２，１）（３，１＞・・・（０，Ｙ）（１，Ｙ
）（２，Ｙ）・・・（Ｘ、Ｙ）（０，０）（１，０＞・
・・の順で出力され、それぞれ図示しない表示手段の水
平、垂直同期信号であるところの１−ＩＤ、ＶＤに同期
した信号である。
の出力）を入力とする０Ｍアドレス生成カウンタ５の出
力Ｄ （ｘａ、 ｙａ）によって指定される。このＤ
（ｘａ、 ｙａ）は、例えば（０，０）よりスタートし
、（１，０）（２，０）・ （Ｘ、０）（０，１＞（１
，１）（２，１）（３，１＞・・・（０，Ｙ）（１，Ｙ
）（２，Ｙ）・・・（Ｘ、Ｙ）（０，０）（１，０＞・
・・の順で出力され、それぞれ図示しない表示手段の水
平、垂直同期信号であるところの１−ＩＤ、ＶＤに同期
した信号である。
今、フレームメモリ１０の斜線で示す特定領域のみをデ
ィスプレイルメモリ１１ａに部分転送しようとする場合
、スタートアドレス（ｒｘ、 ｆｙ）をＳ（Ｘ、Ｖ）と
してＦＭアドレス生成カウンタ２に入力し、また、部分
転送マトリックスサイズＸ。
ィスプレイルメモリ１１ａに部分転送しようとする場合
、スタートアドレス（ｒｘ、 ｆｙ）をＳ（Ｘ、Ｖ）と
してＦＭアドレス生成カウンタ２に入力し、また、部分
転送マトリックスサイズＸ。
ｙをＦ（Ｘ、Ｖ）どしてジェネレータ４に入力すＪ る
。ｒ （ｘ、ｙ）が入力されたジェネレータ４は、ＨＤ
、ＶＤに同期した部分転送用アドレス信＠Ｆ（ｘ）、Ｆ
（Ｖ）（第３図）を出力する。そして、０Ｍアドレス生
成カウンタ５にＣＬＫＢが入力されると、ディスプレイ
メモリ１１ａのアドレスＤ（ｘａ、 ｙａ）が増加し、
アドレス（ｄｘ、 ｄｙ）を示したとき、Ｆ （Ｘ 、
Ｖ ’）によりＦＭアドレス生成カウンタ２がカウン
トイネーブルとなる。また、シンクロナスロードカウン
タであるＦＭアドレス生成カウンタ２は、フレームメモ
リ１ｏのスタートアドレスＳ （ｘ 、 ｙ ）をｆｙ
、、 ｆｙとしてロードすると同時にカウントイネーブ
ルになるので、Ｆ（ｘａ。
。ｒ （ｘ、ｙ）が入力されたジェネレータ４は、ＨＤ
、ＶＤに同期した部分転送用アドレス信＠Ｆ（ｘ）、Ｆ
（Ｖ）（第３図）を出力する。そして、０Ｍアドレス生
成カウンタ５にＣＬＫＢが入力されると、ディスプレイ
メモリ１１ａのアドレスＤ（ｘａ、 ｙａ）が増加し、
アドレス（ｄｘ、 ｄｙ）を示したとき、Ｆ （Ｘ 、
Ｖ ’）によりＦＭアドレス生成カウンタ２がカウン
トイネーブルとなる。また、シンクロナスロードカウン
タであるＦＭアドレス生成カウンタ２は、フレームメモ
リ１ｏのスタートアドレスＳ （ｘ 、 ｙ ）をｆｙ
、、 ｆｙとしてロードすると同時にカウントイネーブ
ルになるので、Ｆ（ｘａ。
ｙａ）は、ディスプレイメモリ１１ａのアドレスの増加
と同期し、アドレスインクリメントモードとなる。この
とき、論理積回路８ａの論理積条件が成立しく外部より
入力される部分転送モードにする信号ＴＲＦＧＯ及びデ
ィスプレイメモリアドレスデコーダ１７の出力ＤＣＤＩ
は、このとき「高」のレベルとなる）、ＤＷＥ １がイ
ネーブルになる。
と同期し、アドレスインクリメントモードとなる。この
とき、論理積回路８ａの論理積条件が成立しく外部より
入力される部分転送モードにする信号ＴＲＦＧＯ及びデ
ィスプレイメモリアドレスデコーダ１７の出力ＤＣＤＩ
は、このとき「高」のレベルとなる）、ＤＷＥ １がイ
ネーブルになる。
よってディスプレイメモリＩｌａはライトモードになり
、そのときのフレームメモリ１ｏの画像データがディス
プレイメモリ１１ａに自き込まれる。
、そのときのフレームメモリ１ｏの画像データがディス
プレイメモリ１１ａに自き込まれる。
ここで、上述した部分転送の際の動作タイミングについ
て説明する。第２図においてＦ（Ｘ）。
て説明する。第２図においてＦ（Ｘ）。
Ｆ （ｙ ）は、タイミングジェネレータ４に設定され
た部分転送用フレームメモリスタートアドレスｆ（ｘ、
ｙ）からトＩＱ、ＶＤに同期した部分転送ＸアドレスＦ
（ｘ）、ＹアドレスＦ （ｙ ）である。
た部分転送用フレームメモリスタートアドレスｆ（ｘ、
ｙ）からトＩＱ、ＶＤに同期した部分転送ＸアドレスＦ
（ｘ）、ＹアドレスＦ （ｙ ）である。
尚、Ｆ（ｘ、ｙ）は、Ｆ（Ｘ）、Ｆ（Ｖ）を論理積回路
９で論理積をとった出力信号であり、Ｆ（ｙ）のｙ・１
−１期間が垂直方向の部分転送時間〈アドレス）になる
。また、それぞれタイミングジェネレータ３の出力であ
るＶＢＬＫとＨＢＬＫとの論理積は、ＨＶＢＬＫとなる
。
９で論理積をとった出力信号であり、Ｆ（ｙ）のｙ・１
−１期間が垂直方向の部分転送時間〈アドレス）になる
。また、それぞれタイミングジェネレータ３の出力であ
るＶＢＬＫとＨＢＬＫとの論理積は、ＨＶＢＬＫとなる
。
さらに、部分転送マトリックスを×、ｙとした場合、水
平方向転送時間アドレスは、第３図、第４図に示づよう
にＸｔＳｅＣとなり、この＞＜ｔ ｓｅｃの期間におけ
るフレームメモリの部分転送アドレスｆ （ｘａ、 ｙ
ａ）は、（ｆｘ、 ｆｙ） （ｆｘ＋ １ 、 ｆｙ）
＋＋＋（ｆｘ＋ｚ−２，ｒｙ）（ｆｘ＋ｚ−１，ｆｙ
）と、ＦＭアドレス生成カウンタ２によりインクリメン
トされ、（ｒｘ、 ｆｙ＋ １ ）で終了し、ラスタＮ
ｏ （ナンバ）ｄｙが増加するにつれて、１アドレスづ
つ増加することになる。また、このとき、ディスプレイ
メモリアドレスＤ （ｘａ、 ｙａ）は、図示しない表
示手段の水平方向表示時間ＸｔＳｅＣの期間に、（０゜
ｄｙ） （１，ｄｙ） ＋＋ （ｄｘ −１，ｄｙ）
（ｄｘ、 ｄＶ） （ｄｘ＋１． ｄＶ） ＝−（ｄｘ
＋ｚ−２，ｄｙ＞ （ｄｘ＋４−１゜ｄｙ） （ｄｘ＋
χ、 ｄｙ）・・・のように変化し、図示しない表示手
段におけるｘ、ｙマトリックスサイズでの表示に供され
る。尚、第５図は第２図に示した垂直方向部分転送アド
レス（時間）ｙ −Ｈのエリア以外の動作タイミングを
示し、Ｆ（ｙ）＝Ｏとなるために、Ｆ（Ｘ）、Ｆ（Ｖ）
の論理積Ｆ（×。
平方向転送時間アドレスは、第３図、第４図に示づよう
にＸｔＳｅＣとなり、この＞＜ｔ ｓｅｃの期間におけ
るフレームメモリの部分転送アドレスｆ （ｘａ、 ｙ
ａ）は、（ｆｘ、 ｆｙ） （ｆｘ＋ １ 、 ｆｙ）
＋＋＋（ｆｘ＋ｚ−２，ｒｙ）（ｆｘ＋ｚ−１，ｆｙ
）と、ＦＭアドレス生成カウンタ２によりインクリメン
トされ、（ｒｘ、 ｆｙ＋ １ ）で終了し、ラスタＮ
ｏ （ナンバ）ｄｙが増加するにつれて、１アドレスづ
つ増加することになる。また、このとき、ディスプレイ
メモリアドレスＤ （ｘａ、 ｙａ）は、図示しない表
示手段の水平方向表示時間ＸｔＳｅＣの期間に、（０゜
ｄｙ） （１，ｄｙ） ＋＋ （ｄｘ −１，ｄｙ）
（ｄｘ、 ｄＶ） （ｄｘ＋１． ｄＶ） ＝−（ｄｘ
＋ｚ−２，ｄｙ＞ （ｄｘ＋４−１゜ｄｙ） （ｄｘ＋
χ、 ｄｙ）・・・のように変化し、図示しない表示手
段におけるｘ、ｙマトリックスサイズでの表示に供され
る。尚、第５図は第２図に示した垂直方向部分転送アド
レス（時間）ｙ −Ｈのエリア以外の動作タイミングを
示し、Ｆ（ｙ）＝Ｏとなるために、Ｆ（Ｘ）、Ｆ（Ｖ）
の論理積Ｆ（×。
ｙ）は「０」となる。
そこで、Ｆ（Ｘ）、Ｆ（Ｖ）の論理積であるＦ（ｘ 、
ｙ ）がＦ（ｘ、ｙ）＝Ｈの１リア内（すなわち、部
分転送エリア）にあるとき論理積回路９の論理積条件が
成立するので、ＤＷＥ １がイネーブルとなり、フレー
ムメモリアドレス（ｆｘ、 ｆｙ）の画像データは、デ
ータ変換メモリ７を介してディスプレイメモリ１１ａの
アドレス（ｄｘ、 ｄｙ）へ書き込まれる。すなわち、
前記ディスプレイメモリ１１ａから画像データを読み出
す際に、０ＷＥ１がイネーブルの閘門フレームメモリ１
０の特定領域の画像データが、ディスプレイメモリ１１
８に転送されるのである。
ｙ ）がＦ（ｘ、ｙ）＝Ｈの１リア内（すなわち、部
分転送エリア）にあるとき論理積回路９の論理積条件が
成立するので、ＤＷＥ １がイネーブルとなり、フレー
ムメモリアドレス（ｆｘ、 ｆｙ）の画像データは、デ
ータ変換メモリ７を介してディスプレイメモリ１１ａの
アドレス（ｄｘ、 ｄｙ）へ書き込まれる。すなわち、
前記ディスプレイメモリ１１ａから画像データを読み出
す際に、０ＷＥ１がイネーブルの閘門フレームメモリ１
０の特定領域の画像データが、ディスプレイメモリ１１
８に転送されるのである。
以上、ディスプレイメモリ１１ａに部分転送する場合に
ついて説明したが、ディスプレイメモリアドレスデコー
ダ１７の出力ＤＣＤ２が「高」レベルどなり論理積回路
８ｂの論理積条件が成立すると、ＤＷＥ ２がイネーブ
ルとなるので、前記フレームメモリ１０の特定領域の画
像データはディスプレイメモリ１１ｂに部分転送される
ことになる。
ついて説明したが、ディスプレイメモリアドレスデコー
ダ１７の出力ＤＣＤ２が「高」レベルどなり論理積回路
８ｂの論理積条件が成立すると、ＤＷＥ ２がイネーブ
ルとなるので、前記フレームメモリ１０の特定領域の画
像データはディスプレイメモリ１１ｂに部分転送される
ことになる。
尚、ディスプレイメモリ１１ａ及び１１ｂの出力Ｄｄ＋
及びＤｄｚはそれぞれ図示しないＤ／Ａ変換手段を介し
て表示手段（本実施例装置の場合には２台となる）の表
示に供される。したがって、ｌ 前記ディ２プレイメモ
リアドレスデ１−ダ１７の出力ＤＣＤＩ、ＤＣＤ２を例
えば前記フレームメモリ１０のフレーム毎に切り換えれ
ば、同一患者の連続した複数枚のｌｌｉ層画像画像いは
複数枚の異種画像を図示しない２台の表示手段に同時に
表示（シャーカステンのように表示）することができる
。この場合において、前記図示しない２台の表示手段に
表示される画像中例えば変化しない部分については最初
だけ前記ディスプレイメモリ１１ａ、１１ｂ転送し、変
化する部分についてのみ上述した部分転送を行うように
すれば転送時間の減少及びフレームメモリの容量を最小
客員かつ効率的に持つことが図れ、画像の＾速切り換え
表示を容易に行い得る。
及びＤｄｚはそれぞれ図示しないＤ／Ａ変換手段を介し
て表示手段（本実施例装置の場合には２台となる）の表
示に供される。したがって、ｌ 前記ディ２プレイメモ
リアドレスデ１−ダ１７の出力ＤＣＤＩ、ＤＣＤ２を例
えば前記フレームメモリ１０のフレーム毎に切り換えれ
ば、同一患者の連続した複数枚のｌｌｉ層画像画像いは
複数枚の異種画像を図示しない２台の表示手段に同時に
表示（シャーカステンのように表示）することができる
。この場合において、前記図示しない２台の表示手段に
表示される画像中例えば変化しない部分については最初
だけ前記ディスプレイメモリ１１ａ、１１ｂ転送し、変
化する部分についてのみ上述した部分転送を行うように
すれば転送時間の減少及びフレームメモリの容量を最小
客員かつ効率的に持つことが図れ、画像の＾速切り換え
表示を容易に行い得る。
以上、本発明の実施例装置について説明したが、本発明
は上記実施例装置に限定されず、本発明の要旨の範囲内
で適宜に変形実施が可能であるのはいうまでもない。以
下、変形例について説明する。
は上記実施例装置に限定されず、本発明の要旨の範囲内
で適宜に変形実施が可能であるのはいうまでもない。以
下、変形例について説明する。
第６図及び第７図はそれぞれ第１図に示す実施例装置の
変形例を示すブロック図である。
変形例を示すブロック図である。
尚、第１図に示す実施例装置と同一機能を有するものに
は同一符号を付すことにより、その詳細な説明を省略す
ることとする。
は同一符号を付すことにより、その詳細な説明を省略す
ることとする。
第６図に承す装置が第１図に示す装置と異なるのは、Ｍ
ＵＸ１６’ とデータ変換メモリ７′ とをディスプレ
イメモリ１１ｂ専用として具備する点である。このよう
にすると、ディスプレイメモリ１１ａ、１ｌｔｌそれぞ
れに転送される画像データの処理、例えばウィンド処理
等をデータ変換メモリ１６．１６’ によりそれぞれ個
別的に行うことができる。
ＵＸ１６’ とデータ変換メモリ７′ とをディスプレ
イメモリ１１ｂ専用として具備する点である。このよう
にすると、ディスプレイメモリ１１ａ、１ｌｔｌそれぞ
れに転送される画像データの処理、例えばウィンド処理
等をデータ変換メモリ１６．１６’ によりそれぞれ個
別的に行うことができる。
また、第７図に示す装置が第１図に示す装置と異なるの
は、ディスプレイメモリ１１８．１１ｂそれぞれに専用
のアドレス発生手段を具備する点である。すなわち、前
記ディスプレイメモリ１１ａ、１１ｂのアドレスはそれ
ぞれ０Ｍアドレス生成カウンタ５ａ 、５ｂにより個別
的に指定される。
は、ディスプレイメモリ１１８．１１ｂそれぞれに専用
のアドレス発生手段を具備する点である。すなわち、前
記ディスプレイメモリ１１ａ、１１ｂのアドレスはそれ
ぞれ０Ｍアドレス生成カウンタ５ａ 、５ｂにより個別
的に指定される。
尚、レジスタ１８ａ、１８ｂはそれぞれ図示しない表示
手段の表示マトリックスのスタートアドレス（マトリッ
クスの左上端のアドレス）に相当するディスプレイメモ
リ上のアドレスを、ＣＤ３を介して予め設定可能なレジ
スタである。このように構成すると、０Ｍアドレス生成
カウンタ５ａ。
手段の表示マトリックスのスタートアドレス（マトリッ
クスの左上端のアドレス）に相当するディスプレイメモ
リ上のアドレスを、ＣＤ３を介して予め設定可能なレジ
スタである。このように構成すると、０Ｍアドレス生成
カウンタ５ａ。
５ｂが負論理積回路１２の出力に同期して動作し、ディ
スエーブルモードになると、レジスタ１８ａ。
スエーブルモードになると、レジスタ１８ａ。
１８ｂに予め保持されているスタートアドレスがそれぞ
れ前記０Ｍアドレス生成カウンタ５ａ、５ｂにロードさ
れることとなり、この結果、前記０Ｍアドレス生成カウ
ンタ５ａ、５ｂはカウンタ７ツプイネーブルモードでそ
れぞれディスプレイメモリＩｌａ、ｌｌｂに部分転送用
アドレスを出力する。従って、ディスプレイ１１ａ、１
１ｂのマトリックスサイズ（Ｘ′、Ｙｉが第１図のそれ
より大きい場合であってもフレームメモリ１０から転送
される各種画像データを異なる表示手段にて同時に表示
することができ、上記実施例と同様の効果を奏するとと
もに、表示に供される画像のマトリックスサイズが、図
示しない表示手段１台当りのマトリックスサイズよりも
大きい場合であっても、２台の表示手段に分割して表示
することにより表示画像の全体的な総合観察が可能とな
る。
れ前記０Ｍアドレス生成カウンタ５ａ、５ｂにロードさ
れることとなり、この結果、前記０Ｍアドレス生成カウ
ンタ５ａ、５ｂはカウンタ７ツプイネーブルモードでそ
れぞれディスプレイメモリＩｌａ、ｌｌｂに部分転送用
アドレスを出力する。従って、ディスプレイ１１ａ、１
１ｂのマトリックスサイズ（Ｘ′、Ｙｉが第１図のそれ
より大きい場合であってもフレームメモリ１０から転送
される各種画像データを異なる表示手段にて同時に表示
することができ、上記実施例と同様の効果を奏するとと
もに、表示に供される画像のマトリックスサイズが、図
示しない表示手段１台当りのマトリックスサイズよりも
大きい場合であっても、２台の表示手段に分割して表示
することにより表示画像の全体的な総合観察が可能とな
る。
この場合において、前記表示に供される画像が連続して
変化する複数枚の画像であれば、上述した部分転送を行
い画像を高速に切り換えることにより、シネ表示を行う
こともできる。尚、シネ表示を行う場合（゛あってもデ
ィスプレイメモリ１１ａ。
変化する複数枚の画像であれば、上述した部分転送を行
い画像を高速に切り換えることにより、シネ表示を行う
こともできる。尚、シネ表示を行う場合（゛あってもデ
ィスプレイメモリ１１ａ。
１１ｂの客層は大容潰であることを要しない。なぜなら
、シネ表示に供される複数枚の画像中、変化する部分の
みを部分転送することにより、画像の高速切り換えが可
能となり、シネ表示に供される複数枚の画像に相当する
画像データのすべてをディスプレイメモリ１１ａ、１１
ｂに予め格納しておく必要がないからである。
、シネ表示に供される複数枚の画像中、変化する部分の
みを部分転送することにより、画像の高速切り換えが可
能となり、シネ表示に供される複数枚の画像に相当する
画像データのすべてをディスプレイメモリ１１ａ、１１
ｂに予め格納しておく必要がないからである。
また、上記実施例（第２図〜第５図に示したタイミング
チャート）は、１フレーム（ＶＤ−ＶＤ間）の間に、フ
レームメモリ１０からディスプレイメモリ１１ａへの画
像データの転送を終了させたが、インタレースモード時
のように走査線の飛び越しが発生しても、部分転送が可
能である。例えば、第８図のタイミングチャートに示す
ように、Ｊ 偶数フィールドと奇数フィールドとの２回
で１フレ一ム分を転送すればよい。尚、飛び越し走査が
行われるので、ＦＭアドレス生成カウンタ２及びＤＭア
ドレス生成カウンタ５のそれぞれの垂直り向の増加は、
前記実施例の場合とは異なる（水平方向の増加は等しい
）。
チャート）は、１フレーム（ＶＤ−ＶＤ間）の間に、フ
レームメモリ１０からディスプレイメモリ１１ａへの画
像データの転送を終了させたが、インタレースモード時
のように走査線の飛び越しが発生しても、部分転送が可
能である。例えば、第８図のタイミングチャートに示す
ように、Ｊ 偶数フィールドと奇数フィールドとの２回
で１フレ一ム分を転送すればよい。尚、飛び越し走査が
行われるので、ＦＭアドレス生成カウンタ２及びＤＭア
ドレス生成カウンタ５のそれぞれの垂直り向の増加は、
前記実施例の場合とは異なる（水平方向の増加は等しい
）。
また、第８図に示したタイミングチャートにおいて、偶
数フィールドと奇数フィールドとをビクセル単位ごとに
交互に転送し、偶数フィールドにおいてはＦ （ｘａ、
ｙａ）が偶数アドレス情報のみを転送し、奇数フィー
ルドにおいては、Ｆ （ｘａ、 ｙａ）が奇数アドレス
情報のみを転送するようにしてもよい。この場合の基本
ブロック構成を第９図に示す。
数フィールドと奇数フィールドとをビクセル単位ごとに
交互に転送し、偶数フィールドにおいてはＦ （ｘａ、
ｙａ）が偶数アドレス情報のみを転送し、奇数フィー
ルドにおいては、Ｆ （ｘａ、 ｙａ）が奇数アドレス
情報のみを転送するようにしてもよい。この場合の基本
ブロック構成を第９図に示す。
第９図に示すように、タイミングジェネレータ３の出力
ＦＳＥＬと、ＷＥ、ＴＲＦＧＯ及びＦ（ｘ 、 ｙ ）
との論理積をそれぞれ論理積回路１３゜１４で得ること
により、例えばディスプレイメモリ１１ａの偶数メモリ
部（ＥＭＥＭ）１１ａａと、奇数メモリ部（ＯＭＥＭ）
１１ａｂとを切り換え動作させる。すなわち、論理積回
路１３の出力（ＯＤＷＥ）で奇数フィールドを、また、
論理積回路１４の出力（ＦＤＷＥ）で偶数フィールドを
それぞれイネーブルとする。尚、このときＦＭアドレス
生成カウンタ２もＦＳＥＬによって偶数アドレスと、奇
数アドレスとが切り換えられることになる。このように
構成しても、飛び越し走査における部分転送が可能とな
る。
ＦＳＥＬと、ＷＥ、ＴＲＦＧＯ及びＦ（ｘ 、 ｙ ）
との論理積をそれぞれ論理積回路１３゜１４で得ること
により、例えばディスプレイメモリ１１ａの偶数メモリ
部（ＥＭＥＭ）１１ａａと、奇数メモリ部（ＯＭＥＭ）
１１ａｂとを切り換え動作させる。すなわち、論理積回
路１３の出力（ＯＤＷＥ）で奇数フィールドを、また、
論理積回路１４の出力（ＦＤＷＥ）で偶数フィールドを
それぞれイネーブルとする。尚、このときＦＭアドレス
生成カウンタ２もＦＳＥＬによって偶数アドレスと、奇
数アドレスとが切り換えられることになる。このように
構成しても、飛び越し走査における部分転送が可能とな
る。
尚、ディスプレイメモリｌｌａについてのみ説明したが
、ディスプレイメモリ１１ｂについても同様にして飛び
越し操作における部分転送が可能であるのはいうまでも
ない。
、ディスプレイメモリ１１ｂについても同様にして飛び
越し操作における部分転送が可能であるのはいうまでも
ない。
さらに、上記実施例及び変形例にあっては、ディスプレ
イメモリ及び図示しないＤ／Ａ変換手段並びに図示しな
い表示手段の数をそれぞれ「２」として説明したが、２
以上としても良い。この場合、例えば第１図にあっては
論理積回路（８ａ。
イメモリ及び図示しないＤ／Ａ変換手段並びに図示しな
い表示手段の数をそれぞれ「２」として説明したが、２
以上としても良い。この場合、例えば第１図にあっては
論理積回路（８ａ。
８ｂ）の数を、また、第６図にあっては論理積回路（８
ａ、８ｂ）、ＭＵＸ（１６，１６′）、 データ変換メ
モリ（７，７”）の数を、さらに、第７図にあっては論
理積回路（８ａ、８ｂ ）、ＤＭアドレス生成カウンタ
（５ａ、５ｂ）、レジスタ（１８ａ 、１８ｂ ）の数
をそれぞれディスプレイメモリ（１１ａ、１１ｂ）の数
に対応させて追加具備すれば良い。
ａ、８ｂ）、ＭＵＸ（１６，１６′）、 データ変換メ
モリ（７，７”）の数を、さらに、第７図にあっては論
理積回路（８ａ、８ｂ ）、ＤＭアドレス生成カウンタ
（５ａ、５ｂ）、レジスタ（１８ａ 、１８ｂ ）の数
をそれぞれディスプレイメモリ（１１ａ、１１ｂ）の数
に対応させて追加具備すれば良い。
［発明の効果１
以上説明したように、本発明によれば、複数枚の画像あ
るいは１台の表示手段よりも大きいマトリックスサイズ
を有する画像を複数の表示手段を用いて同時に表示する
ことができ、しかも部分転送を行うことにより画像の高
速切り換え表示を容易に行ない得るところの画像表示装
置を提供することができる。
るいは１台の表示手段よりも大きいマトリックスサイズ
を有する画像を複数の表示手段を用いて同時に表示する
ことができ、しかも部分転送を行うことにより画像の高
速切り換え表示を容易に行ない得るところの画像表示装
置を提供することができる。
【図面の簡単な説明】
第１図は本発明の実施例である画像表示装置の構成を示
す概略ブロック図、第２図から第５図は第１図に示す実
施例装置の動作タイミングを説明するためのタイミング
チャート、第６図及び第７図はそれぞれ第１図に示す実
施例装置の変形例を示す概略ブロック図、第８図及び第
９図は第１図及び第６図並びに第７図に示す装置におけ
る部分転送の変形例を説明するためのそれぞれタイミン
グチャート、概略ブロック図である。 １０・・・・・・フレームスｔす、 １１ａ、１１ｂ・・・・・・ディスプレイメモリ、１５
・・・・・・メモリ制御手段
す概略ブロック図、第２図から第５図は第１図に示す実
施例装置の動作タイミングを説明するためのタイミング
チャート、第６図及び第７図はそれぞれ第１図に示す実
施例装置の変形例を示す概略ブロック図、第８図及び第
９図は第１図及び第６図並びに第７図に示す装置におけ
る部分転送の変形例を説明するためのそれぞれタイミン
グチャート、概略ブロック図である。 １０・・・・・・フレームスｔす、 １１ａ、１１ｂ・・・・・・ディスプレイメモリ、１５
・・・・・・メモリ制御手段
Claims (1)
- 画像データを格納するフレームメモリと、このフレーム
メモリから読み出される画像データを格納する複数のデ
ィスプレイメモリと、このディスプレイメモリに対応し
、かつ、このディスプレイメモリから読み出された画像
データを表示可能な複数の表示手段とを具備する画像表
示装置において、前記表示手段の表示に必要な同期信号
に同期して前記ディスプレイメモリから画像データを読
み出号際に、前記フレームメモリの一部所望の画像デー
タを前記複数のディスプレイメモリに切り換え転送可能
なメモリ制御手段を具（！することを特徴とする画像表
示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119005A JPS60263193A (ja) | 1984-06-12 | 1984-06-12 | 画像表示装置 |
| US07/145,714 US4845480A (en) | 1984-06-12 | 1988-01-15 | Image display apparatus having a plurality of displays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119005A JPS60263193A (ja) | 1984-06-12 | 1984-06-12 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263193A true JPS60263193A (ja) | 1985-12-26 |
Family
ID=14750634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59119005A Pending JPS60263193A (ja) | 1984-06-12 | 1984-06-12 | 画像表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4845480A (ja) |
| JP (1) | JPS60263193A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163889A (ja) * | 1986-12-26 | 1988-07-07 | 株式会社東芝 | 画像処理装置 |
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| US5047760A (en) * | 1988-03-23 | 1991-09-10 | Dupont Pixel Systems Limited | Crossbar converter |
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| JPH02195480A (ja) * | 1989-01-25 | 1990-08-02 | Hitachi Ltd | 画像データの検索方式 |
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| JPS6064386A (ja) * | 1983-09-20 | 1985-04-12 | 株式会社東芝 | 画像表示装置 |
| US4573080A (en) * | 1984-06-28 | 1986-02-25 | Rca Corporation | Progressive scan television receiver with adaptive memory addressing |
-
1984
- 1984-06-12 JP JP59119005A patent/JPS60263193A/ja active Pending
-
1988
- 1988-01-15 US US07/145,714 patent/US4845480A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US4845480A (en) | 1989-07-04 |
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