JPH06324644A - 表示装置 - Google Patents
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- JPH06324644A JPH06324644A JP5111830A JP11183093A JPH06324644A JP H06324644 A JPH06324644 A JP H06324644A JP 5111830 A JP5111830 A JP 5111830A JP 11183093 A JP11183093 A JP 11183093A JP H06324644 A JPH06324644 A JP H06324644A
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- G09G3/3692—Details of drivers for data electrodes suitable for passive matrices only
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- Liquid Crystal (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、電子式の手帳等、予め記憶された
データやキー入力データの表示を行なう表示装置におい
て、表示データの読出し時間を短縮し、且つ消費電力を
低減することを目的とする。 【構成】 セグメントドライバにおける表示用ＲＡＭ４
６からの表示データの読出し表示処理に際しては、アド
レスレジスタ４７において＋１回路５０により順次イン
クリメントされて指示される読出し用のＹアドレスに対
応して、上記表示用ＲＡＭ４６における横１ライン分
（１２８bits）全ての表示データがその一括読出しポー
ト（０１２８）から順次読出され、表示用ラッチ回路５
１ａ〜５１ｏにラッチされてコモン線駆動時に従ってセ
グメント信号発生回路５４に一括出力される構成とす
る。
データやキー入力データの表示を行なう表示装置におい
て、表示データの読出し時間を短縮し、且つ消費電力を
低減することを目的とする。 【構成】 セグメントドライバにおける表示用ＲＡＭ４
６からの表示データの読出し表示処理に際しては、アド
レスレジスタ４７において＋１回路５０により順次イン
クリメントされて指示される読出し用のＹアドレスに対
応して、上記表示用ＲＡＭ４６における横１ライン分
（１２８bits）全ての表示データがその一括読出しポー
ト（０１２８）から順次読出され、表示用ラッチ回路５
１ａ〜５１ｏにラッチされてコモン線駆動時に従ってセ
グメント信号発生回路５４に一括出力される構成とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、電子式データバンク
等、予め記憶されたデータやキー入力データの表示を行
なう表示装置に関する。
等、予め記憶されたデータやキー入力データの表示を行
なう表示装置に関する。
【０００２】
【従来の技術】例えば、従来の電子式データバンクに
は、キー入力部と表示部が設けられ、予めキー操作によ
り入力されて半導体メモリに記憶されたアドレスデータ
やスケジュールデータは、必要に応じて読出され表示部
に表示される。
は、キー入力部と表示部が設けられ、予めキー操作によ
り入力されて半導体メモリに記憶されたアドレスデータ
やスケジュールデータは、必要に応じて読出され表示部
に表示される。
【０００３】一般に、この種の電子機器の表示部には、
液晶表示部が使用されているが、例えば表示メモリとし
てＲＡＭに記憶された表示データは、次のように読出さ
れて表示部に出力される。
液晶表示部が使用されているが、例えば表示メモリとし
てＲＡＭに記憶された表示データは、次のように読出さ
れて表示部に出力される。
【０００４】すなわち、上記液晶表示部が、例えば縦１
６０ドット×横１２８ドットで構成され、これに８bits
のデータバスを接続してＲＡＭから表示データ転送を行
なう場合、水平方向に１ライン分の表示データを読出す
には、８bitsずつのデータ読出しを１６回繰返す必要が
ある。
６０ドット×横１２８ドットで構成され、これに８bits
のデータバスを接続してＲＡＭから表示データ転送を行
なう場合、水平方向に１ライン分の表示データを読出す
には、８bitsずつのデータ読出しを１６回繰返す必要が
ある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ように表示メモリに対し８bitsずつ繰返し読出し処理を
行なったのでは、全表示データを読出すまでに長い時間
を要すると共に、メモリアクセスが多くなることで消費
電力が大きくなる問題がある。
ように表示メモリに対し８bitsずつ繰返し読出し処理を
行なったのでは、全表示データを読出すまでに長い時間
を要すると共に、メモリアクセスが多くなることで消費
電力が大きくなる問題がある。
【０００６】本発明は上記課題に鑑みなされたもので、
表示データの読出し時間を短縮し、且つ消費電力を低減
することが可能になる表示装置を提供することを目的と
する。
表示データの読出し時間を短縮し、且つ消費電力を低減
することが可能になる表示装置を提供することを目的と
する。
【０００７】
【課題を解決するための手段】すなわち、本発明に係わ
る表示装置は、コモン線及びセグメント線の選択により
表示動作する表示画面に対応して表示データを記憶する
メモリであって、ＸアドレスとＹアドレスでアドレスさ
れる表示メモリと、この表示メモリに対するＸアドレス
及びＹアドレスを記憶する書込みアドレス記憶手段と、
この書込みアドレス記憶手段に記憶されたアドレスデー
タに従って上記表示メモリに表示データを書込む書込み
手段と、上記表示メモリに記憶された表示データを表示
画面に表示させる際に表示メモリに対するＹアドレスを
順次インクリメントしながら出力する表示用アドレス手
段と、この表示用アドレス手段によりＹアドレスが順次
指定される毎に上記表示メモリの当該指定Ｙアドレスに
対応する全表示データを上記セグメント線にパラレルに
出力する表示出力手段とを備えて構成したものである。
る表示装置は、コモン線及びセグメント線の選択により
表示動作する表示画面に対応して表示データを記憶する
メモリであって、ＸアドレスとＹアドレスでアドレスさ
れる表示メモリと、この表示メモリに対するＸアドレス
及びＹアドレスを記憶する書込みアドレス記憶手段と、
この書込みアドレス記憶手段に記憶されたアドレスデー
タに従って上記表示メモリに表示データを書込む書込み
手段と、上記表示メモリに記憶された表示データを表示
画面に表示させる際に表示メモリに対するＹアドレスを
順次インクリメントしながら出力する表示用アドレス手
段と、この表示用アドレス手段によりＹアドレスが順次
指定される毎に上記表示メモリの当該指定Ｙアドレスに
対応する全表示データを上記セグメント線にパラレルに
出力する表示出力手段とを備えて構成したものである。
【０００８】
【作用】つまり、表示データの出力に際しては、表示用
アドレス手段により順次インクリメントされて指示され
るＹアドレスに対応して、表示メモリにおける１ライン
分全ての表示データを読出し、表示画面のセグメント線
に一括して出力することで、表示処理速度の高速化及び
メモリアクセス量の削減による低消費電力化が図れるこ
とになる。
アドレス手段により順次インクリメントされて指示され
るＹアドレスに対応して、表示メモリにおける１ライン
分全ての表示データを読出し、表示画面のセグメント線
に一括して出力することで、表示処理速度の高速化及び
メモリアクセス量の削減による低消費電力化が図れるこ
とになる。
【０００９】
【実施例】以下図面により本発明の一実施例について説
明する。図１は本発明の表示装置を搭載した電子手帳の
外観構成を示す図であり、同図（Ａ）はその正面図、同
図（Ｂ）はその右側面図、同図（Ｃ）はその左側面図、
同図（Ｄ）はその上側面図、同図（Ｅ）はその下側面図
である。
明する。図１は本発明の表示装置を搭載した電子手帳の
外観構成を示す図であり、同図（Ａ）はその正面図、同
図（Ｂ）はその右側面図、同図（Ｃ）はその左側面図、
同図（Ｄ）はその上側面図、同図（Ｅ）はその下側面図
である。
【００１０】この電子手帳本体１１の正面中央には、縦
３２０dots×横２５６dotsの液晶表示部１２が備えら
れ、また、同正面下部には、この液晶表示部１２の下端
に沿って、スケジュールデータの登録読出しを行なう際
に操作される「ＤａｔｅＢｏｏｋ」キー，アドレスデー
タの登録読出しを行なう際に操作される「ＡｄｒｓＢｏ
ｏｋ」キー，キー入力モードを設定する際に操作される
「ＫｅｙＢｏａｒｄ」キー等、各種の制御キー１３が設
けられる。
３２０dots×横２５６dotsの液晶表示部１２が備えら
れ、また、同正面下部には、この液晶表示部１２の下端
に沿って、スケジュールデータの登録読出しを行なう際
に操作される「ＤａｔｅＢｏｏｋ」キー，アドレスデー
タの登録読出しを行なう際に操作される「ＡｄｒｓＢｏ
ｏｋ」キー，キー入力モードを設定する際に操作される
「ＫｅｙＢｏａｒｄ」キー等、各種の制御キー１３が設
けられる。
【００１１】ここで、上記液晶表示部１２及び制御キー
１３の表面は、タブレットからなるタッチパネル１４に
より覆われるもので、このタッチパネル１４上をタッチ
ペン（図示せず）等を使用して当接操作することによ
り、各種モード設定状態に応じたデータの入力や指定，
選択等の処理が行なえる。
１３の表面は、タブレットからなるタッチパネル１４に
より覆われるもので、このタッチパネル１４上をタッチ
ペン（図示せず）等を使用して当接操作することによ
り、各種モード設定状態に応じたデータの入力や指定，
選択等の処理が行なえる。
【００１２】また、上記電子手帳本体１１の正面下部に
は、上記液晶表示部１２に表示されるカーソルの移動を
行なう際に操作されるカーソルキー１５及び各種モード
設定状態に応じた操作ボタン（Ａ／Ｂ）１６ａ，１６ｂ
が設けられる。
は、上記液晶表示部１２に表示されるカーソルの移動を
行なう際に操作されるカーソルキー１５及び各種モード
設定状態に応じた操作ボタン（Ａ／Ｂ）１６ａ，１６ｂ
が設けられる。
【００１３】一方、電子手帳本体１１の右側面には、電
源のオン／オフ切換えを行なう際に操作される電源スイ
ッチ１７，上記液晶表示部１２におけるコントラストを
調節する際に操作される表示コントラストボリューム１
８，この電子手帳本体１１における動作状態を報音する
ための電子音の発生音量を調節する際に操作される音量
ボリューム１９が設けられる。
源のオン／オフ切換えを行なう際に操作される電源スイ
ッチ１７，上記液晶表示部１２におけるコントラストを
調節する際に操作される表示コントラストボリューム１
８，この電子手帳本体１１における動作状態を報音する
ための電子音の発生音量を調節する際に操作される音量
ボリューム１９が設けられる。
【００１４】また、電子手帳本体１１の左側面には、外
部拡張メモリとして用いられるＲＯＭカードやＲＡＭカ
ード等のＩＣカードを接続するためのＩＣカード挿入口
２０，パーソナルコンピュータ等の外部情報処理装置と
接続するためのＲＳ−２３２Ｃコネクタ２１が設けられ
る。
部拡張メモリとして用いられるＲＯＭカードやＲＡＭカ
ード等のＩＣカードを接続するためのＩＣカード挿入口
２０，パーソナルコンピュータ等の外部情報処理装置と
接続するためのＲＳ−２３２Ｃコネクタ２１が設けられ
る。
【００１５】さらに、電子手帳本体１１の上側面には、
外部情報処理装置とのデータ通信を赤外線の光通信によ
り行なうための光通信送受光部２２が設けられ、また、
電子手帳本体１１の下側面には、上記タッチパネル１４
を当接操作する際のタッチペン（図示せず）を収納する
ためのタッチペン挿入口２３が設けられる。
外部情報処理装置とのデータ通信を赤外線の光通信によ
り行なうための光通信送受光部２２が設けられ、また、
電子手帳本体１１の下側面には、上記タッチパネル１４
を当接操作する際のタッチペン（図示せず）を収納する
ためのタッチペン挿入口２３が設けられる。
【００１６】図２は上記電子手帳の電子回路の構成を示
すブロック図である。この電子手帳の電子回路には、回
路各部の動作制御を司る主制御装置（ＭＰＵ）２４が備
えられ、この主制御装置２４は、中央処理装置（Ｘ８６
ＣＰＵ）２４ａを中心に、前記タッチパネル１４にお
けるキー操作信号を入力処理するキーコントローラ（Ｋ
ＣＵ）２５，この主制御装置２４に供給される水晶発振
信号（ＸＴＡＬ）３３に基づき計時動作するクロックジ
ェネレータ（ＣＧ）２６，シリアルデータを入出力制御
するシリアル入出力部（ＳＩＯ）２７，パラレルデータ
を入出力制御するパラレル入出力部（ＰＩＯ）２８，Ｒ
ＯＭ（８Ｍbit ×４）３４やＰＳ−ＲＡＭ（４Ｍbit ×
２）３５に対するデータアクセスを制御するメモリコン
トローラ（ＭＣＵ）２９，中央処理装置２４ａにより与
えられた一定時間データの経過を計時検出するタイマコ
ントローラ（ＴＣＵ）３０，キー入力信号等の割込み信
号を入力処理するインタラプトコントローラ（ＩＣＵ）
３１，前記液晶表示部１２における表示動作のタイミン
グを制御する液晶タイミングコントローラ（ＬＣＴＣ）
３２を有している。
すブロック図である。この電子手帳の電子回路には、回
路各部の動作制御を司る主制御装置（ＭＰＵ）２４が備
えられ、この主制御装置２４は、中央処理装置（Ｘ８６
ＣＰＵ）２４ａを中心に、前記タッチパネル１４にお
けるキー操作信号を入力処理するキーコントローラ（Ｋ
ＣＵ）２５，この主制御装置２４に供給される水晶発振
信号（ＸＴＡＬ）３３に基づき計時動作するクロックジ
ェネレータ（ＣＧ）２６，シリアルデータを入出力制御
するシリアル入出力部（ＳＩＯ）２７，パラレルデータ
を入出力制御するパラレル入出力部（ＰＩＯ）２８，Ｒ
ＯＭ（８Ｍbit ×４）３４やＰＳ−ＲＡＭ（４Ｍbit ×
２）３５に対するデータアクセスを制御するメモリコン
トローラ（ＭＣＵ）２９，中央処理装置２４ａにより与
えられた一定時間データの経過を計時検出するタイマコ
ントローラ（ＴＣＵ）３０，キー入力信号等の割込み信
号を入力処理するインタラプトコントローラ（ＩＣＵ）
３１，前記液晶表示部１２における表示動作のタイミン
グを制御する液晶タイミングコントローラ（ＬＣＴＣ）
３２を有している。
【００１７】ここで、上記液晶タイミングコントローラ
３２には、２５６bytes のＲＡＭ３２ａが内蔵され、こ
のＲＡＭ３２ａには、液晶表示部１２に対する表示デー
タに合成させるためのカーソル等のイメージデータが書
込まれる。
３２には、２５６bytes のＲＡＭ３２ａが内蔵され、こ
のＲＡＭ３２ａには、液晶表示部１２に対する表示デー
タに合成させるためのカーソル等のイメージデータが書
込まれる。
【００１８】上記ＲＯＭ３４には、この電子手帳回路を
動作制御するためのシステムプログラムが予め記憶され
ると共に、各種設定モードに応じた動作制御プログラム
が予め記憶される。
動作制御するためのシステムプログラムが予め記憶され
ると共に、各種設定モードに応じた動作制御プログラム
が予め記憶される。
【００１９】上記ＰＳ−ＲＡＭ３５は、疑似ＳＲＡＭと
して動作するもので、このＰＳ−ＲＡＭ３５には、表示
用データを記憶するためのＶＲＡＭ（ビデオメモリ）が
備えられると共に、ユーザ入力により登録されたメッセ
ージデータやアドレスデータ等が適宜記憶される。
して動作するもので、このＰＳ−ＲＡＭ３５には、表示
用データを記憶するためのＶＲＡＭ（ビデオメモリ）が
備えられると共に、ユーザ入力により登録されたメッセ
ージデータやアドレスデータ等が適宜記憶される。
【００２０】また、上記主制御装置２４には、前記ＲＳ
−２３２Ｃコネクタ２１がインターフェイス３６を介し
て接続され、さらに、前記光通信送受光部２２に備えら
れる赤外線ホトトランジスタ２２ａがそのアダプタ２２
ｂ及び上記インターフェイス３６を介して接続される。
−２３２Ｃコネクタ２１がインターフェイス３６を介し
て接続され、さらに、前記光通信送受光部２２に備えら
れる赤外線ホトトランジスタ２２ａがそのアダプタ２２
ｂ及び上記インターフェイス３６を介して接続される。
【００２１】一方、この電子手帳の電子回路には、ゲー
トアレイにより構成された電圧変換部３７が備えられる
もので、５Ｖ（ボルト）で駆動されるタッチパネル１４
やＩＣカードコネクタ２０ａ及び電子音発生用の音声Ｌ
ＳＩ（ＳＯＵＮＤ ＬＳＩ）３８と３Ｖ（ボルト）駆動
の主制御装置２４との間のデータ入出力の対応を取って
いる。
トアレイにより構成された電圧変換部３７が備えられる
もので、５Ｖ（ボルト）で駆動されるタッチパネル１４
やＩＣカードコネクタ２０ａ及び電子音発生用の音声Ｌ
ＳＩ（ＳＯＵＮＤ ＬＳＩ）３８と３Ｖ（ボルト）駆動
の主制御装置２４との間のデータ入出力の対応を取って
いる。
【００２２】そして、液晶表示部１２は、縦１６０dots
×横１２８dotsとした第１〜第４表示部１２ａ〜１２ｄ
に分割されて駆動されるもので、各表示部１２ａ〜１２
ｄにおける１６０本のコモン線は、その上半分の８０本
が第１コモンドライバ（ＣＯＭ１）３９により駆動さ
れ、また、下半分の８０本が第２コモンドライバ（ＣＯ
Ｍ２）４０により駆動される。
×横１２８dotsとした第１〜第４表示部１２ａ〜１２ｄ
に分割されて駆動されるもので、各表示部１２ａ〜１２
ｄにおける１６０本のコモン線は、その上半分の８０本
が第１コモンドライバ（ＣＯＭ１）３９により駆動さ
れ、また、下半分の８０本が第２コモンドライバ（ＣＯ
Ｍ２）４０により駆動される。
【００２３】さらに、第１〜第４表示部１２ａ〜１２ｄ
における各１２８本のセグメント線は、それぞれ対応す
る第１セグメントドライバ（ＳＥＧ１）４１〜第４セグ
メントドライバ（ＳＥＧ４）４４により駆動される。
における各１２８本のセグメント線は、それぞれ対応す
る第１セグメントドライバ（ＳＥＧ１）４１〜第４セグ
メントドライバ（ＳＥＧ４）４４により駆動される。
【００２４】上記液晶表示部１２の各コモンドライバ３
９，４０及び各セグメントドライバ４１〜４４には、上
記主制御装置２４が有する液晶タイミングコントローラ
３２から各対応するタイミング信号及び表示データが供
給される。
９，４０及び各セグメントドライバ４１〜４４には、上
記主制御装置２４が有する液晶タイミングコントローラ
３２から各対応するタイミング信号及び表示データが供
給される。
【００２５】一方、タッチパネル１４に対する当接操作
信号はインタラプト信号として主制御装置２４のインタ
ラプトコントローラ３１に出力され、また、その当接操
作位置を示すアナログデータはＡ／Ｄ変換部４５により
１０bitsのデジタルデータに変換され主制御装置２４の
キーコントローラ２５に出力される。
信号はインタラプト信号として主制御装置２４のインタ
ラプトコントローラ３１に出力され、また、その当接操
作位置を示すアナログデータはＡ／Ｄ変換部４５により
１０bitsのデジタルデータに変換され主制御装置２４の
キーコントローラ２５に出力される。
【００２６】つまり、上記液晶表示部１２は、第１コモ
ンドライバ３９により第１〜第４表示部１２ａ〜１２ｄ
における１本目のコモン線が駆動されると、そのときの
各対応するセグメントドライバ４１〜４４に保持されて
いる横方向１ライン目の表示データに応じてそれぞれの
セグメント線が駆動される。
ンドライバ３９により第１〜第４表示部１２ａ〜１２ｄ
における１本目のコモン線が駆動されると、そのときの
各対応するセグメントドライバ４１〜４４に保持されて
いる横方向１ライン目の表示データに応じてそれぞれの
セグメント線が駆動される。
【００２７】この後、順次２本目のコモン線，３本目の
コモン線と駆動されるので、液晶表示部１２の上半分に
相当する第１及び第２表示部１２ａ，１２ｂにおける１
６０本のコモン線と、同下半分に相当する第３及び第４
表示部１２ｃ，１２ｄにおける１６０本のコモン線とを
同時並行に駆動することで、１表示画面全体の表示デー
タが出力されることになる。
コモン線と駆動されるので、液晶表示部１２の上半分に
相当する第１及び第２表示部１２ａ，１２ｂにおける１
６０本のコモン線と、同下半分に相当する第３及び第４
表示部１２ｃ，１２ｄにおける１６０本のコモン線とを
同時並行に駆動することで、１表示画面全体の表示デー
タが出力されることになる。
【００２８】図３は上記電子手帳の液晶表示部１２に対
する第１セグメントドライバ４１の回路構成を示すブロ
ック図である。なお、第２セグメントドライバ４２〜第
４セグメントドライバ４４は何れもこの第１セグメント
ドライバ４１と同様の構成であり、その説明を省略す
る。
する第１セグメントドライバ４１の回路構成を示すブロ
ック図である。なお、第２セグメントドライバ４２〜第
４セグメントドライバ４４は何れもこの第１セグメント
ドライバ４１と同様の構成であり、その説明を省略す
る。
【００２９】第１セグメントドライバ４１には、その受
持ち範囲に対応する第１表示部１２ａに表示させる縦１
６０dots×横１２８dotsからなる表示データを記憶する
ための表示用ＲＡＭ４６が備えられる。
持ち範囲に対応する第１表示部１２ａに表示させる縦１
６０dots×横１２８dotsからなる表示データを記憶する
ための表示用ＲＡＭ４６が備えられる。
【００３０】この表示用ＲＡＭ４６に対するアドレスデ
ータ及び表示データは、前記主制御装置２４における液
晶タイミングコントローラ３２から８bitsのデータバス
（Ｄ０〜７）を介して時分割的に与えられるもので、こ
の８ビットデータバス（Ｄ０〜７）を介して与えられた
アドレスデータはアドレスレジスタ４７及びアドレスセ
レクタ４８を介して指定され、また、表示データはビッ
ト合成回路４９を介して書込まれる。
ータ及び表示データは、前記主制御装置２４における液
晶タイミングコントローラ３２から８bitsのデータバス
（Ｄ０〜７）を介して時分割的に与えられるもので、こ
の８ビットデータバス（Ｄ０〜７）を介して与えられた
アドレスデータはアドレスレジスタ４７及びアドレスセ
レクタ４８を介して指定され、また、表示データはビッ
ト合成回路４９を介して書込まれる。
【００３１】ここで、表示用ＲＡＭ４６には、上記デー
タバス（Ｄ０〜７）を介して与えられる表示データが８
ビットずつ記憶されるので、横方向１２８ビットに対応
するＸアドレスは、８ビットずつ１６回に分けてアドレ
スするため４ビットのアドレスデータで指定され、ま
た、縦方向１６０ビットに対応するＹアドレスは、２５
６個のアドレスが可能な８ビットのアドレスデータで指
定される。
タバス（Ｄ０〜７）を介して与えられる表示データが８
ビットずつ記憶されるので、横方向１２８ビットに対応
するＸアドレスは、８ビットずつ１６回に分けてアドレ
スするため４ビットのアドレスデータで指定され、ま
た、縦方向１６０ビットに対応するＹアドレスは、２５
６個のアドレスが可能な８ビットのアドレスデータで指
定される。
【００３２】また、上記データバス（Ｄ０〜７）から
は、上記アドレスデータや表示データが第１〜第４何れ
のセグメントドライバに対するものかを指示する３ビッ
トのドライバ選択データが与えられるもので、例えばこ
のドライバ選択データが「０００」の場合には第１セグ
メントドライバ４１が指示され、「００１」の場合には
第２セグメントドライバ４２が指示され、「０１０」の
場合には第３セグメントドライバ４３が指示され、「１
００」の場合には第４セグメントドライバ４４が指示さ
れる。
は、上記アドレスデータや表示データが第１〜第４何れ
のセグメントドライバに対するものかを指示する３ビッ
トのドライバ選択データが与えられるもので、例えばこ
のドライバ選択データが「０００」の場合には第１セグ
メントドライバ４１が指示され、「００１」の場合には
第２セグメントドライバ４２が指示され、「０１０」の
場合には第３セグメントドライバ４３が指示され、「１
００」の場合には第４セグメントドライバ４４が指示さ
れる。
【００３３】図４は上記電子手帳のセグメントドライバ
における表示用ＲＡＭ４６のデータ書込みに必要な書込
み用アドレスデータの構成を示す図である。すなわち、
その上位１２〜１４ビット間には、上記３ビットのドラ
イバ選択データが設定され、８〜１１ビット間には、上
記４ビットのＸアドレスが設定され、０〜７ビット間に
は、上記８ビットのＹアドレスが設定される。
における表示用ＲＡＭ４６のデータ書込みに必要な書込
み用アドレスデータの構成を示す図である。すなわち、
その上位１２〜１４ビット間には、上記３ビットのドラ
イバ選択データが設定され、８〜１１ビット間には、上
記４ビットのＸアドレスが設定され、０〜７ビット間に
は、上記８ビットのＹアドレスが設定される。
【００３４】つまり、この書込み用アドレスデータは、
その全体が１５ビットで構成され、上記データバス（Ｄ
０〜７）を介し２回に分けて与えられる。図５は上記電
子手帳のセグメントドライバにおけるアドレスレジスタ
４７の構成を示す図である。
その全体が１５ビットで構成され、上記データバス（Ｄ
０〜７）を介し２回に分けて与えられる。図５は上記電
子手帳のセグメントドライバにおけるアドレスレジスタ
４７の構成を示す図である。
【００３５】このアドレスレジスタ４７には、Ｘレジス
タ，Ｙレジスタ，Ｄレジスタ，Ｚレジスタが備えられ、
Ｘレジスタ及びＹレジスタは、上記表示データの書込み
用アドレスデータを保持するための書込み用アドレスレ
ジスタとして使用され、Ｄレジスタは、上記表示用ＲＡ
Ｍ４６からの表示データ読出し用のＹアドレスデータを
＋１回路５０により順次インクリメントして保持するた
めの表示用Ｙアドレスカウンタとして使用され、Ｚレジ
スタは、上記表示用ＲＡＭ４６から各セグメント線対応
の表示用ラッチ回路５１ａ〜５１ｏに読出された表示デ
ータに一部合成処理を行なう際にその合成ラッチ位置を
示すラッチ回路５１ａ〜５１ｏ何れかのアドレスデータ
を保持するための表示用ラッチ選択レジスタとして使用
される。
タ，Ｙレジスタ，Ｄレジスタ，Ｚレジスタが備えられ、
Ｘレジスタ及びＹレジスタは、上記表示データの書込み
用アドレスデータを保持するための書込み用アドレスレ
ジスタとして使用され、Ｄレジスタは、上記表示用ＲＡ
Ｍ４６からの表示データ読出し用のＹアドレスデータを
＋１回路５０により順次インクリメントして保持するた
めの表示用Ｙアドレスカウンタとして使用され、Ｚレジ
スタは、上記表示用ＲＡＭ４６から各セグメント線対応
の表示用ラッチ回路５１ａ〜５１ｏに読出された表示デ
ータに一部合成処理を行なう際にその合成ラッチ位置を
示すラッチ回路５１ａ〜５１ｏ何れかのアドレスデータ
を保持するための表示用ラッチ選択レジスタとして使用
される。
【００３６】そして、上記アドレスレジスタ４７のＸ及
びＹレジスタに保持された書込み用アドレスデータは、
表示データの書込み処理に際しそれぞれ対応する７ビッ
トバス及び８ビットバスを介してアドレスセレクタ４８
に転送され、また、Ｄレジスタに保持された読出し用Ｙ
アドレスデータは、表示データの読出し処理に際し８ビ
ットバスを介してアドレスセレクタ４８に転送される。
びＹレジスタに保持された書込み用アドレスデータは、
表示データの書込み処理に際しそれぞれ対応する７ビッ
トバス及び８ビットバスを介してアドレスセレクタ４８
に転送され、また、Ｄレジスタに保持された読出し用Ｙ
アドレスデータは、表示データの読出し処理に際し８ビ
ットバスを介してアドレスセレクタ４８に転送される。
【００３７】また、上記アドレスレジスタ４７のＺレジ
スタに保持された合成ラッチ位置を示すアドレスデータ
は、表示データの合成処理に際し７ビットデータバスを
介してデコーダ５２に転送される。
スタに保持された合成ラッチ位置を示すアドレスデータ
は、表示データの合成処理に際し７ビットデータバスを
介してデコーダ５２に転送される。
【００３８】ここで、上記Ｚレジスタに保持される合成
表示用ラッチ選択データの上位３ビットには、８ビット
バス（Ｄ０〜７）から与えられる合成データが何れのセ
グメントドライバに対するものかを指示するドライバ選
択データが設定され、下位４ビットには、上記表示用ラ
ッチ回路５１ａ〜５１ｏの何れかを表示データの合成先
として指示する４ビット合成位置アドレスデータが設定
される。
表示用ラッチ選択データの上位３ビットには、８ビット
バス（Ｄ０〜７）から与えられる合成データが何れのセ
グメントドライバに対するものかを指示するドライバ選
択データが設定され、下位４ビットには、上記表示用ラ
ッチ回路５１ａ〜５１ｏの何れかを表示データの合成先
として指示する４ビット合成位置アドレスデータが設定
される。
【００３９】上記アドレスセレクタ４８は、表示データ
の書込み処理に際し、上記書込み用アドレスデータ
（Ｘ，Ｙレジスタ）中の３ビットのドライバ選択データ
をタイミング／モードデコーダ５３に与え、４ビットの
Ｘアドレス及び８ビットのＹアドレスを表示用ＲＡＭ４
６のアドレスポート（Ａ０〜１１）に与えるもので、タ
イミング／モードデコーダ５３に与えられたドライバ選
択データは、（ＤＣ０）〜（ＤＣ２）として予め設定さ
れたこのセグメントドライバ固有のドライバアドレス
（この第１セグメントドライバ４１の場合「０００」）
と比較され一致の有無が判断される。
の書込み処理に際し、上記書込み用アドレスデータ
（Ｘ，Ｙレジスタ）中の３ビットのドライバ選択データ
をタイミング／モードデコーダ５３に与え、４ビットの
Ｘアドレス及び８ビットのＹアドレスを表示用ＲＡＭ４
６のアドレスポート（Ａ０〜１１）に与えるもので、タ
イミング／モードデコーダ５３に与えられたドライバ選
択データは、（ＤＣ０）〜（ＤＣ２）として予め設定さ
れたこのセグメントドライバ固有のドライバアドレス
（この第１セグメントドライバ４１の場合「０００」）
と比較され一致の有無が判断される。
【００４０】ここで、上記タイミング／モードデコーダ
５３において、そのドライバアドレスとドライバ選択デ
ータとの一致判断がなされた場合には、表示用ＲＡＭ４
６に対して書込みイネーブル信号ＷＥが出力され、上記
アドレスセレクタ４８からアドレスポート（Ａ０〜１
１）に与えられている書込み用のＸ及びＹアドレスが有
効となる。
５３において、そのドライバアドレスとドライバ選択デ
ータとの一致判断がなされた場合には、表示用ＲＡＭ４
６に対して書込みイネーブル信号ＷＥが出力され、上記
アドレスセレクタ４８からアドレスポート（Ａ０〜１
１）に与えられている書込み用のＸ及びＹアドレスが有
効となる。
【００４１】また、アドレスセレクタ４８は、表示デー
タの読出し処理に際し、８ビットの読出し用Ｙアドレス
（Ｄレジスタ）を表示用ＲＡＭ４６のアドレスポート
（Ａ０〜１１）に与えるもので、この場合、上記タイミ
ング／モードデコーダ５３からは、横方向１ライン分の
表示データを一括して読出すための一括読出し信号
“ａ”または８ビットずつ分割して読出すための分割読
出し信号“ｂ”が出力され、一括読出し信号“ａ”は表
示用ＲＡＭ４６の一括読出しポート（０１２８）に、ま
た、分割読出し信号“ｂ”は同ＲＡＭ４６の出力ポート
（Ｏ）に供給される。
タの読出し処理に際し、８ビットの読出し用Ｙアドレス
（Ｄレジスタ）を表示用ＲＡＭ４６のアドレスポート
（Ａ０〜１１）に与えるもので、この場合、上記タイミ
ング／モードデコーダ５３からは、横方向１ライン分の
表示データを一括して読出すための一括読出し信号
“ａ”または８ビットずつ分割して読出すための分割読
出し信号“ｂ”が出力され、一括読出し信号“ａ”は表
示用ＲＡＭ４６の一括読出しポート（０１２８）に、ま
た、分割読出し信号“ｂ”は同ＲＡＭ４６の出力ポート
（Ｏ）に供給される。
【００４２】ここで、上記表示用ＲＡＭ４６の一括読出
しポート（０１２８）から読出された横方向１ライン分
１２８ビットの表示データは、８ビットずつそれぞれ対
応する表示用ラッチ回路５１ａ〜５１ｏに分配保持され
る。
しポート（０１２８）から読出された横方向１ライン分
１２８ビットの表示データは、８ビットずつそれぞれ対
応する表示用ラッチ回路５１ａ〜５１ｏに分配保持され
る。
【００４３】また、上記表示用ＲＡＭ４６の出力ポート
（Ｏ）から読出された８ビットの表示データは、ビット
合成回路４９に転送される。なお、上記アドレスセレク
タ４８は、１５ビットバス（Ａ０〜１４）を介して表示
用ＲＡＭ４６に対するアドレスデータを直接入力するこ
とも可能なもので、この場合、ＲＡＭアドレスデータを
上記アドレスレジスタ４７を介して入力するか、また
は、この１５ビットバス（Ａ０〜１４）を介して入力す
るかは、切換え信号（ＥＸＴＳＥＬ）により選択され
る。本実施例では、この１５ビットバスは使用しない。
（Ｏ）から読出された８ビットの表示データは、ビット
合成回路４９に転送される。なお、上記アドレスセレク
タ４８は、１５ビットバス（Ａ０〜１４）を介して表示
用ＲＡＭ４６に対するアドレスデータを直接入力するこ
とも可能なもので、この場合、ＲＡＭアドレスデータを
上記アドレスレジスタ４７を介して入力するか、また
は、この１５ビットバス（Ａ０〜１４）を介して入力す
るかは、切換え信号（ＥＸＴＳＥＬ）により選択され
る。本実施例では、この１５ビットバスは使用しない。
【００４４】上記ビット合成回路４９は、各データバス
を介して与えられる表示データの通過転送処理あるいは
合成転送処理を行なうもので、このビット合成回路４９
に対する合成モード（ＡＮＤ，ＯＲ，ＥＸＯＲ）の指定
信号は、上記タイミング／モードデコーダ５３から供給
される。
を介して与えられる表示データの通過転送処理あるいは
合成転送処理を行なうもので、このビット合成回路４９
に対する合成モード（ＡＮＤ，ＯＲ，ＥＸＯＲ）の指定
信号は、上記タイミング／モードデコーダ５３から供給
される。
【００４５】このビット合成回路４９において、表示デ
ータの書込み処理に際し、上記８ビットデータバス（Ｄ
０〜７）を介して順次８ビットずつ与えられる表示デー
タは、表示用ＲＡＭ４６の入力ポート（Ｉ）に向けて通
過転送され、また、表示データの合成処理に際し、上記
８ビットデータバス（Ｄ０〜７）を介して与えられる合
成データは、表示用ラッチ回路５１ａ〜５１ｏの何れか
から選択的に読出された８ビットの表示データと合成さ
れ、再び同一の表示用ラッチ回路５１ａ〜５１ｏに転送
される。
ータの書込み処理に際し、上記８ビットデータバス（Ｄ
０〜７）を介して順次８ビットずつ与えられる表示デー
タは、表示用ＲＡＭ４６の入力ポート（Ｉ）に向けて通
過転送され、また、表示データの合成処理に際し、上記
８ビットデータバス（Ｄ０〜７）を介して与えられる合
成データは、表示用ラッチ回路５１ａ〜５１ｏの何れか
から選択的に読出された８ビットの表示データと合成さ
れ、再び同一の表示用ラッチ回路５１ａ〜５１ｏに転送
される。
【００４６】さらに、表示用ＲＡＭ４６における表示デ
ータの書換え合成処理の場合には、該表示用ＲＡＭ４６
の出力ポート（Ｏ）から読出される８ビットの表示デー
タと上記８ビットデータバス（Ｄ０〜７）を介して与え
られる合成データとが、ビット合成回路４９により合成
され、表示用ＲＡＭ４６の入力ポート（Ｉ）に対して転
送される。
ータの書換え合成処理の場合には、該表示用ＲＡＭ４６
の出力ポート（Ｏ）から読出される８ビットの表示デー
タと上記８ビットデータバス（Ｄ０〜７）を介して与え
られる合成データとが、ビット合成回路４９により合成
され、表示用ＲＡＭ４６の入力ポート（Ｉ）に対して転
送される。
【００４７】そして、上記デコーダ５２は、表示データ
の合成処理に際し、上記アドレスレジスタ４７のＺレジ
スタに保持された上位３ビットのドライバ選択データと
（ＤＣ０）〜（ＤＣ２）として予め設定されたこのセグ
メントドライバ固有のドライバアドレス（この第１セグ
メントドライバ４１の場合「０００」）との一致／不一
致を比較判定する。ドライバ一致の場合には、上記Ｚレ
ジスタに保持された下位４ビットの合成ラッチ位置アド
レスデータがデコードされ、表示用ラッチ回路５１ａ〜
５１ｏの何れか１つが表示データの合成先として指示さ
れてそのラッチ位置指示信号Ｓ0 〜Ｓ15が出力される。
従って、例えばこのデコーダ５２からラッチ位置指示信
号Ｓ0 が出力され表示データの合成先として１ライン表
示データの０〜７ビットに対応する表示用ラッチ回路５
１ａが指定された場合には、この表示用ラッチ回路５１
ａに保持されている８ビットの表示データは、上記ビッ
ト合成回路４９に転送されて上記８ビットデータバス
（Ｄ０〜７）を介して与えられる合成データと合成され
た後、再び表示用ラッチ回路５１ａに転送されて保持さ
れる。
の合成処理に際し、上記アドレスレジスタ４７のＺレジ
スタに保持された上位３ビットのドライバ選択データと
（ＤＣ０）〜（ＤＣ２）として予め設定されたこのセグ
メントドライバ固有のドライバアドレス（この第１セグ
メントドライバ４１の場合「０００」）との一致／不一
致を比較判定する。ドライバ一致の場合には、上記Ｚレ
ジスタに保持された下位４ビットの合成ラッチ位置アド
レスデータがデコードされ、表示用ラッチ回路５１ａ〜
５１ｏの何れか１つが表示データの合成先として指示さ
れてそのラッチ位置指示信号Ｓ0 〜Ｓ15が出力される。
従って、例えばこのデコーダ５２からラッチ位置指示信
号Ｓ0 が出力され表示データの合成先として１ライン表
示データの０〜７ビットに対応する表示用ラッチ回路５
１ａが指定された場合には、この表示用ラッチ回路５１
ａに保持されている８ビットの表示データは、上記ビッ
ト合成回路４９に転送されて上記８ビットデータバス
（Ｄ０〜７）を介して与えられる合成データと合成され
た後、再び表示用ラッチ回路５１ａに転送されて保持さ
れる。
【００４８】ここで、表示用ラッチ回路５１ａ〜５１ｏ
は、何れも第１ラッチ部Ｌ1 と第２ラッチ部Ｌ2 とを有
しており、第１ラッチ部Ｌ1 には、表示用ＲＡＭ４６の
一括読出しポート（０１２８）から読出された表示デー
タが８ビットずつラッチされ、第２ラッチ部Ｌ2 には、
前記コモンドライバ３９，４０からのコモン線駆動信号
に従ってセグメント信号発生回路５４に出力される表示
データが、上記第１ラッチ部Ｌ1 からシフトしてラッチ
される。
は、何れも第１ラッチ部Ｌ1 と第２ラッチ部Ｌ2 とを有
しており、第１ラッチ部Ｌ1 には、表示用ＲＡＭ４６の
一括読出しポート（０１２８）から読出された表示デー
タが８ビットずつラッチされ、第２ラッチ部Ｌ2 には、
前記コモンドライバ３９，４０からのコモン線駆動信号
に従ってセグメント信号発生回路５４に出力される表示
データが、上記第１ラッチ部Ｌ1 からシフトしてラッチ
される。
【００４９】つまり、上記コモン線駆動信号に従ったラ
ッチパルス（ＬＰ）に応じて各表示用ラッチ回路５１ａ
〜５１ｏの第１ラッチ部Ｌ1 にラッチされている表示デ
ータが第２ラッチ部Ｌ2 にシフトラッチされ、セグメン
ト信号発生回路５４に出力されることにより、該表示デ
ータに応じたセグメント線（Ｓ０〜１２７）の駆動が行
なわれると、これと同時に、上記タイミング／モードデ
コーダ５３から出力される一括読出し信号“ａ”に応じ
て次のコモン線駆動信号に従って上記セグメント信号発
生回路５４に出力させるべく表示データが表示用ＲＡＭ
４６から読出されて第１ラッチ部Ｌ1 に転送ラッチされ
るもので、上記表示データの合成処理に際しては、この
第１ラッチ部Ｌ1 に保持されている表示データが合成対
象データとして読出されてビット合成回路４９に転送さ
れる。
ッチパルス（ＬＰ）に応じて各表示用ラッチ回路５１ａ
〜５１ｏの第１ラッチ部Ｌ1 にラッチされている表示デ
ータが第２ラッチ部Ｌ2 にシフトラッチされ、セグメン
ト信号発生回路５４に出力されることにより、該表示デ
ータに応じたセグメント線（Ｓ０〜１２７）の駆動が行
なわれると、これと同時に、上記タイミング／モードデ
コーダ５３から出力される一括読出し信号“ａ”に応じ
て次のコモン線駆動信号に従って上記セグメント信号発
生回路５４に出力させるべく表示データが表示用ＲＡＭ
４６から読出されて第１ラッチ部Ｌ1 に転送ラッチされ
るもので、上記表示データの合成処理に際しては、この
第１ラッチ部Ｌ1 に保持されている表示データが合成対
象データとして読出されてビット合成回路４９に転送さ
れる。
【００５０】上記セグメント信号発生回路５４は、各表
示用ラッチ回路５１ａ〜５１ｏの第２ラッチ部Ｌ2 から
与えられた１ライン１２８ビットの表示データに応じて
表示用駆動電圧（Ｖ１，Ｖ３，Ｖ４，ＶＥＥ）を選択設
定し、液晶表示部１２（この場合、第１表示部１２ａ）
のセグメント線を駆動するもので、このとき、コモン駆
動されている横１ラインの表示データが液晶表示部１２
に表示出力される。
示用ラッチ回路５１ａ〜５１ｏの第２ラッチ部Ｌ2 から
与えられた１ライン１２８ビットの表示データに応じて
表示用駆動電圧（Ｖ１，Ｖ３，Ｖ４，ＶＥＥ）を選択設
定し、液晶表示部１２（この場合、第１表示部１２ａ）
のセグメント線を駆動するもので、このとき、コモン駆
動されている横１ラインの表示データが液晶表示部１２
に表示出力される。
【００５１】図６は上記電子手帳のセグメントドライバ
における表示用ＲＡＭ４６の内部構成を示す回路図であ
る。表示用ＲＡＭ４６には、縦１６０ビット×横１２８
ビットの表示データが横方向８ビットずつ１６分割され
て記憶される１６個のＲＡＭ０〜ＲＡＭ１５が備えられ
る。８ビットデータバス（Ｄ０〜７）からビット合成回
路４９を介して転送される表示データは、アドレスポー
ト（Ａ０〜１１）に入力された書込み用のＸアドレス及
びＹアドレスに従って上記１６個のＲＡＭ０〜ＲＡＭ１
５の指定エリアに８ビットずつ書込まれる。
における表示用ＲＡＭ４６の内部構成を示す回路図であ
る。表示用ＲＡＭ４６には、縦１６０ビット×横１２８
ビットの表示データが横方向８ビットずつ１６分割され
て記憶される１６個のＲＡＭ０〜ＲＡＭ１５が備えられ
る。８ビットデータバス（Ｄ０〜７）からビット合成回
路４９を介して転送される表示データは、アドレスポー
ト（Ａ０〜１１）に入力された書込み用のＸアドレス及
びＹアドレスに従って上記１６個のＲＡＭ０〜ＲＡＭ１
５の指定エリアに８ビットずつ書込まれる。
【００５２】つまり、この１６個のＲＡＭ０〜ＲＡＭ１
５にそれぞれ８ビットずつで横１２８ビットの１ライン
表示データが縦１６０ビット分繰返し書込まれること
で、縦１６０ビット×横１２８ビットの表示データが記
憶されるもので、上記アドレスポート（Ａ０〜１１）に
指定された４ビットのＸアドレスは、デコーダ４６ａを
介して上記１６個のＲＡＭ０〜ＲＡＭ１５を順次指定す
るためのＲＡＭ指定信号にデコードされ、上記タイミン
グ／モードデコーダ５３からの書込みイネーブル信号Ｗ
ＥによりゲートオンされるアンドゲートＡＮＤ0 〜ＡＮ
Ｄ15を介してＲＡＭ０〜ＲＡＭ１５が順次書込みモード
に設定される。
５にそれぞれ８ビットずつで横１２８ビットの１ライン
表示データが縦１６０ビット分繰返し書込まれること
で、縦１６０ビット×横１２８ビットの表示データが記
憶されるもので、上記アドレスポート（Ａ０〜１１）に
指定された４ビットのＸアドレスは、デコーダ４６ａを
介して上記１６個のＲＡＭ０〜ＲＡＭ１５を順次指定す
るためのＲＡＭ指定信号にデコードされ、上記タイミン
グ／モードデコーダ５３からの書込みイネーブル信号Ｗ
ＥによりゲートオンされるアンドゲートＡＮＤ0 〜ＡＮ
Ｄ15を介してＲＡＭ０〜ＲＡＭ１５が順次書込みモード
に設定される。
【００５３】また、上記アドレスポート（Ａ０〜１１）
に入力された８ビットのＹアドレスは、１６個のＲＡＭ
０〜ＲＡＭ１５に対して共通のＹアドレスとして与えら
れるもので、これにより、各ＲＡＭ０〜ＲＡＭ１５にお
ける縦方向１／１６０ビットのＹアドレスが共通に指定
される。
に入力された８ビットのＹアドレスは、１６個のＲＡＭ
０〜ＲＡＭ１５に対して共通のＹアドレスとして与えら
れるもので、これにより、各ＲＡＭ０〜ＲＡＭ１５にお
ける縦方向１／１６０ビットのＹアドレスが共通に指定
される。
【００５４】一方、上記ＲＡＭ０〜ＲＡＭ１５それぞれ
の出力バスには、各８ビットの出力ラッチ部Ｌ０〜Ｌ１
５が接続され、この出力ラッチ部Ｌ０〜Ｌ１５には、上
記タイミング／モードデコーダ５３からの一括読出し信
号“ａ”が表示データの読出しラッチパルスとして与え
られる。
の出力バスには、各８ビットの出力ラッチ部Ｌ０〜Ｌ１
５が接続され、この出力ラッチ部Ｌ０〜Ｌ１５には、上
記タイミング／モードデコーダ５３からの一括読出し信
号“ａ”が表示データの読出しラッチパルスとして与え
られる。
【００５５】つまり、上記出力ラッチ部Ｌ０〜Ｌ１５に
一括読出し信号“ａ”が与えられた場合には、アドレス
ポート（Ａ０〜１１）に指定された読出し用のＹアドレ
スに従って各ＲＡＭ０〜ＲＡＭ１５共通のＹアドレスが
指定され、そのそれぞれに記憶されている８ビットの表
示データが全て読出され、各対応する出力ラッチ部Ｌ０
〜Ｌ１５に１ライン１２８ビットの表示データとしてラ
ッチされる。
一括読出し信号“ａ”が与えられた場合には、アドレス
ポート（Ａ０〜１１）に指定された読出し用のＹアドレ
スに従って各ＲＡＭ０〜ＲＡＭ１５共通のＹアドレスが
指定され、そのそれぞれに記憶されている８ビットの表
示データが全て読出され、各対応する出力ラッチ部Ｌ０
〜Ｌ１５に１ライン１２８ビットの表示データとしてラ
ッチされる。
【００５６】この出力ラッチ部Ｌ０〜Ｌ１５にラッチさ
れた１ライン１２８ビットの表示データは、一括読出し
ポート（０１２８）からそのまま上記表示用ラッチ回路
５１ａ〜５１ｏに並行転送され、そのそれぞれの第１ラ
ッチ部Ｌ1 にラッチ保持される。
れた１ライン１２８ビットの表示データは、一括読出し
ポート（０１２８）からそのまま上記表示用ラッチ回路
５１ａ〜５１ｏに並行転送され、そのそれぞれの第１ラ
ッチ部Ｌ1 にラッチ保持される。
【００５７】また、上記ＲＡＭ０〜ＲＡＭ１５それぞれ
の出力バスには、デコーダ４６ａからのＸアドレスに応
じたＲＡＭ指定信号によりゲートオンされるゲートＧ0
〜Ｇ15が分岐接続され、このゲートＧ0 〜Ｇ15の何れか
を介してＲＡＭ０〜ＲＡＭ１５から選択的に読出された
８ビットの表示データは、個別出力ラッチ部ＬＥにラッ
チされ、出力ポート（Ｏ）からビット合成回路４９に転
送される。
の出力バスには、デコーダ４６ａからのＸアドレスに応
じたＲＡＭ指定信号によりゲートオンされるゲートＧ0
〜Ｇ15が分岐接続され、このゲートＧ0 〜Ｇ15の何れか
を介してＲＡＭ０〜ＲＡＭ１５から選択的に読出された
８ビットの表示データは、個別出力ラッチ部ＬＥにラッ
チされ、出力ポート（Ｏ）からビット合成回路４９に転
送される。
【００５８】すなわち、この表示用ＲＡＭ４６は、タイ
ミング／モードデコーダ５３から書込みイネーブル信号
ＷＥが与えられた状態では、前記アドレスレジスタ４７
のＸレジスタ及びＹレジスタに保持された書込み用Ｘア
ドレス及びＹアドレスに応じて、各対応するＲＡＭ０〜
ＲＡＭ１５に順次８ビットずつの表示データが書込ま
れ、また、タイミング／モードデコーダ５３から一括読
出し信号“ａ”が与えられた状態では、前記アドレスレ
ジスタ４７のＤレジスタに保持された読出し用Ｙアドレ
スに応じて、全てのＲＡＭ０〜ＲＡＭ１５からの各８ビ
ットの表示データが１ライン分１２８ビットの表示デー
タとして出力ラッチ部Ｌ０〜Ｌ１５を介し一括して表示
用ラッチ部５１ａ〜５１ｏに読出される。
ミング／モードデコーダ５３から書込みイネーブル信号
ＷＥが与えられた状態では、前記アドレスレジスタ４７
のＸレジスタ及びＹレジスタに保持された書込み用Ｘア
ドレス及びＹアドレスに応じて、各対応するＲＡＭ０〜
ＲＡＭ１５に順次８ビットずつの表示データが書込ま
れ、また、タイミング／モードデコーダ５３から一括読
出し信号“ａ”が与えられた状態では、前記アドレスレ
ジスタ４７のＤレジスタに保持された読出し用Ｙアドレ
スに応じて、全てのＲＡＭ０〜ＲＡＭ１５からの各８ビ
ットの表示データが１ライン分１２８ビットの表示デー
タとして出力ラッチ部Ｌ０〜Ｌ１５を介し一括して表示
用ラッチ部５１ａ〜５１ｏに読出される。
【００５９】次に、上記構成による電子手帳のセグメン
トドライバにおける表示データ書込み動作について説明
する。図７は上記電子手帳のセグメントドライバにおけ
る表示用ＲＡＭ４６に対する表示データ書込み処理を示
すフローチャートである。
トドライバにおける表示データ書込み動作について説明
する。図７は上記電子手帳のセグメントドライバにおけ
る表示用ＲＡＭ４６に対する表示データ書込み処理を示
すフローチャートである。
【００６０】すなわち、表示データ書込み処理において
は、基本的には上位アドレスデータ（７ビット），下位
アドデータ（８ビット）、そして表示データ（８ビッ
ト）が順番に与えられる。そして、８ビットデータバス
（Ｄ０〜７）を介し３ビットのドライバ選択データ及び
４ビットのＸアドレスからなる書込み用上位７ビットの
アドレスデータが与えられると、この書込み用上位アド
レスデータはアドレスレジスタ４７のＸレジスタに保持
される（ステップＳ１）。
は、基本的には上位アドレスデータ（７ビット），下位
アドデータ（８ビット）、そして表示データ（８ビッ
ト）が順番に与えられる。そして、８ビットデータバス
（Ｄ０〜７）を介し３ビットのドライバ選択データ及び
４ビットのＸアドレスからなる書込み用上位７ビットの
アドレスデータが与えられると、この書込み用上位アド
レスデータはアドレスレジスタ４７のＸレジスタに保持
される（ステップＳ１）。
【００６１】また、上記書込み用上位アドレスに続き、
上記８ビットデータバス（Ｄ０〜７）を介し８ビットの
Ｙアドレスからなる書込み用下位アドレスデータが与え
られると、この書込み用下位アドレスデータはアドレス
レジスタ４７のＹレジスタに保持される（ステップＳ
２）。
上記８ビットデータバス（Ｄ０〜７）を介し８ビットの
Ｙアドレスからなる書込み用下位アドレスデータが与え
られると、この書込み用下位アドレスデータはアドレス
レジスタ４７のＹレジスタに保持される（ステップＳ
２）。
【００６２】この場合、上記Ｘレジスタに保持された上
位３ビットのドライバ選択データは、アドレスセレクタ
４８を介してタイミング／モードデコーダ５３に与えら
れ、また、Ｘレジスタに保持された下位４ビットのＸア
ドレス及びＹレジスタに保持された８ビットのＹアドレ
スは、アドレスセレクタ４８を介して表示用ＲＡＭ４６
のアドレスポート（Ａ０〜１１）に与えられる（ステッ
プＳ３）。
位３ビットのドライバ選択データは、アドレスセレクタ
４８を介してタイミング／モードデコーダ５３に与えら
れ、また、Ｘレジスタに保持された下位４ビットのＸア
ドレス及びＹレジスタに保持された８ビットのＹアドレ
スは、アドレスセレクタ４８を介して表示用ＲＡＭ４６
のアドレスポート（Ａ０〜１１）に与えられる（ステッ
プＳ３）。
【００６３】ここで、上記タイミング／モードデコーダ
５３に与えられたドライバ選択データに対し、該タイミ
ング／モードデコーダ５３に予め（ＤＣ０）〜（ＤＣ
２）として設定されているこのセグメントドライバ固有
のドライバアドレス（第１セグメントドライバ４１の場
合「０００」）との一致／不一致が比較判定される（ス
テップＳ４）。
５３に与えられたドライバ選択データに対し、該タイミ
ング／モードデコーダ５３に予め（ＤＣ０）〜（ＤＣ
２）として設定されているこのセグメントドライバ固有
のドライバアドレス（第１セグメントドライバ４１の場
合「０００」）との一致／不一致が比較判定される（ス
テップＳ４）。
【００６４】このステップＳ４において「Ｙｅｓ」、つ
まり、上記ドライバ選択データがこのセグメントドライ
バ固有のドライバアドレスと一致することが上記タイミ
ング／モードデコーダ５３にて判定された場合には、書
込みイネーブル信号ＷＥが表示用ＲＡＭ４６における１
６個のアンドゲートＡＮＤ0 〜ＡＮＤ15に供給される
（ステップＳ４→Ｓ５）。
まり、上記ドライバ選択データがこのセグメントドライ
バ固有のドライバアドレスと一致することが上記タイミ
ング／モードデコーダ５３にて判定された場合には、書
込みイネーブル信号ＷＥが表示用ＲＡＭ４６における１
６個のアンドゲートＡＮＤ0 〜ＡＮＤ15に供給される
（ステップＳ４→Ｓ５）。
【００６５】すると、上記表示用ＲＡＭ４６のアドレス
ポート（Ａ０〜１１）に与えられているＸアドレスに応
じてデコーダ４６ａを介しＲＡＭ０〜ＲＡＭ１５の何れ
かが指定されると共に、同アドレスポート（Ａ０〜１
１）に与えられているＹアドレスに応じてその指定ＲＡ
ＭにおけるＹアドレスが指定され、上記書込み用アドレ
スデータに続き８ビットデータバス（Ｄ０〜７）を介し
与えられる８ビットの表示データが書込まれるようにな
る（ステップＳ５）。
ポート（Ａ０〜１１）に与えられているＸアドレスに応
じてデコーダ４６ａを介しＲＡＭ０〜ＲＡＭ１５の何れ
かが指定されると共に、同アドレスポート（Ａ０〜１
１）に与えられているＹアドレスに応じてその指定ＲＡ
ＭにおけるＹアドレスが指定され、上記書込み用アドレ
スデータに続き８ビットデータバス（Ｄ０〜７）を介し
与えられる８ビットの表示データが書込まれるようにな
る（ステップＳ５）。
【００６６】すなわち、上記ステップＳ１〜Ｓ５におけ
る８ビットずつの表示データ書込み処理を、そのＸアド
レスを１６回インクリメントして繰返すことで、表示用
ＲＡＭ４６における横１ライン分１２８ビットの表示デ
ータが書込まれたことになり、さらに、この横１ライン
分の表示データ書込み処理を、上記Ｙアドレスを１６０
回インクリメントして繰返すことで、このセグメントド
ライバの受持ち範囲に相当する横１２８bits×縦１６０
bitsの表示データが書込まれたことになる。
る８ビットずつの表示データ書込み処理を、そのＸアド
レスを１６回インクリメントして繰返すことで、表示用
ＲＡＭ４６における横１ライン分１２８ビットの表示デ
ータが書込まれたことになり、さらに、この横１ライン
分の表示データ書込み処理を、上記Ｙアドレスを１６０
回インクリメントして繰返すことで、このセグメントド
ライバの受持ち範囲に相当する横１２８bits×縦１６０
bitsの表示データが書込まれたことになる。
【００６７】次に、上記電子手帳のセグメントドライバ
における表示動作について説明する。すなわち、液晶表
示部１２に対する表示処理に際し、主制御装置２４にお
ける液晶タイミングコントローラ３２から出力されるラ
ッチパルスＬＰがタイミング／モードデコーダ５３に与
えられ、該タイミング／モードデコーダ５３から表示用
ＲＡＭ４６の一括読出しポート（０１２８）に対し一括
読出し信号“ａ”が与えられると共に、アドレスレジス
タ４７のＤレジスタに保持されている読出し用のＹアド
レスデータが、アドレスセレクタ４８を介して上記表示
用ＲＡＭ４６におけるアドレスポート（Ａ０〜１１）に
与えられると、該Ｙアドレスに対応する１６個のＲＡＭ
０〜ＲＡＭ１５それぞれにおける８bitsの表示データが
全て１ライン分１２８bits一括して読出され、各対応す
る出力ラッチ部Ｌ０〜Ｌ１５にラッチされる。
における表示動作について説明する。すなわち、液晶表
示部１２に対する表示処理に際し、主制御装置２４にお
ける液晶タイミングコントローラ３２から出力されるラ
ッチパルスＬＰがタイミング／モードデコーダ５３に与
えられ、該タイミング／モードデコーダ５３から表示用
ＲＡＭ４６の一括読出しポート（０１２８）に対し一括
読出し信号“ａ”が与えられると共に、アドレスレジス
タ４７のＤレジスタに保持されている読出し用のＹアド
レスデータが、アドレスセレクタ４８を介して上記表示
用ＲＡＭ４６におけるアドレスポート（Ａ０〜１１）に
与えられると、該Ｙアドレスに対応する１６個のＲＡＭ
０〜ＲＡＭ１５それぞれにおける８bitsの表示データが
全て１ライン分１２８bits一括して読出され、各対応す
る出力ラッチ部Ｌ０〜Ｌ１５にラッチされる。
【００６８】すると、上記表示用ＲＡＭ４６の各出力ラ
ッチ部Ｌ０〜Ｌ１５にラッチされた横１ライン分１２８
bitsの表示データは、表示用ラッチ回路５１ａ〜５１ｏ
に分配転送され、そのそれぞれの第１ラッチ部Ｌ1 に対
し８bitsずつラッチされる。
ッチ部Ｌ０〜Ｌ１５にラッチされた横１ライン分１２８
bitsの表示データは、表示用ラッチ回路５１ａ〜５１ｏ
に分配転送され、そのそれぞれの第１ラッチ部Ｌ1 に対
し８bitsずつラッチされる。
【００６９】ここで、読出し用の初期Ｙアドレスに対応
して表示用ＲＡＭ４６から横１ライン目の表示データか
一括して読出された際に、コモンドライバ３９によりＹ
方向１本目のコモン線が駆動されると、上記表示用ラッ
チ回路５１ａ〜５１ｏの各第１ラッチ部Ｌ1 にラッチさ
れた表示データは、ラッチパルスＬＰに基づき第２ラッ
チ部Ｌ2 にシフトラッチされ、セグメント信号発生回路
５４に出力される。
して表示用ＲＡＭ４６から横１ライン目の表示データか
一括して読出された際に、コモンドライバ３９によりＹ
方向１本目のコモン線が駆動されると、上記表示用ラッ
チ回路５１ａ〜５１ｏの各第１ラッチ部Ｌ1 にラッチさ
れた表示データは、ラッチパルスＬＰに基づき第２ラッ
チ部Ｌ2 にシフトラッチされ、セグメント信号発生回路
５４に出力される。
【００７０】これにより、この第１セグメントドライバ
４１の受持ち範囲である第１表示部１２ａのセグメント
線が上記１ライン表示データに応じて駆動され、１本目
のコモン線に対する液晶表示が行なわれる。
４１の受持ち範囲である第１表示部１２ａのセグメント
線が上記１ライン表示データに応じて駆動され、１本目
のコモン線に対する液晶表示が行なわれる。
【００７１】このとき、上記アドレスレジスタ４７のＤ
レジスタに保持されている読出し用のＹアドレスは、＋
１回路５０によりインクリメントされており、表示用Ｒ
ＡＭ４６の一括読出しポート（０１２８）からは、横２
ライン目１２８bitsの表示データが一括して読出され、
次のコモン線駆同時に対応する表示データとして上記表
示用ラッチ回路５１ａ〜５１ｏそれぞれの第１ラッチ部
Ｌ1 に転送ラッチされる。
レジスタに保持されている読出し用のＹアドレスは、＋
１回路５０によりインクリメントされており、表示用Ｒ
ＡＭ４６の一括読出しポート（０１２８）からは、横２
ライン目１２８bitsの表示データが一括して読出され、
次のコモン線駆同時に対応する表示データとして上記表
示用ラッチ回路５１ａ〜５１ｏそれぞれの第１ラッチ部
Ｌ1 に転送ラッチされる。
【００７２】この後、上記コモン線の駆動に伴い順次イ
ンクリメントされる読出し用のＹアドレスに従って、順
次横１ライン分１２８bitsの表示データが読出され表示
用ラッチ回路５１ａ〜５１ｏに転送されるようになり、
この第１セグメントドライバ４１に対応する第１表示部
１２ａの表示処理が行なわれるようになる。
ンクリメントされる読出し用のＹアドレスに従って、順
次横１ライン分１２８bitsの表示データが読出され表示
用ラッチ回路５１ａ〜５１ｏに転送されるようになり、
この第１セグメントドライバ４１に対応する第１表示部
１２ａの表示処理が行なわれるようになる。
【００７３】なお、この第１セグメントドライバ４１に
おける表示データの読出し処理は、第２〜第４セグメン
トドライバ４２〜４４においても同様に処理されるの
で、液晶表示部１２における全領域の表示処理が行なわ
れるようになる。
おける表示データの読出し処理は、第２〜第４セグメン
トドライバ４２〜４４においても同様に処理されるの
で、液晶表示部１２における全領域の表示処理が行なわ
れるようになる。
【００７４】すなわち、上記各セグメントドライバ４１
〜４４における表示用ＲＡＭ４６からの表示データの読
出し表示処理に際しては、アドレスレジスタ４７のＤレ
ジスタにおいて＋１回路５０により順次インクリメント
されて指示される読出し用のＹアドレスに対応して、上
記表示用ＲＡＭ４６における横１ライン分（１２８bit
s）全ての表示データが順次読出され、表示用ラッチ回
路５１ａ〜５１ｏにラッチされてコモン線駆動時に従っ
てセグメント信号発生回路５４に一括出力されるので、
表示処理速度の高速化及びメモリアクセス量の削減によ
る低消費電力化が図れるようになる。
〜４４における表示用ＲＡＭ４６からの表示データの読
出し表示処理に際しては、アドレスレジスタ４７のＤレ
ジスタにおいて＋１回路５０により順次インクリメント
されて指示される読出し用のＹアドレスに対応して、上
記表示用ＲＡＭ４６における横１ライン分（１２８bit
s）全ての表示データが順次読出され、表示用ラッチ回
路５１ａ〜５１ｏにラッチされてコモン線駆動時に従っ
てセグメント信号発生回路５４に一括出力されるので、
表示処理速度の高速化及びメモリアクセス量の削減によ
る低消費電力化が図れるようになる。
【００７５】次に、上記電子手帳のセグメントドライバ
における表示データ合成動作について説明する。図８は
上記電子手帳のセグメントドライバにおける表示データ
合成処理を示すフローチャートである。
における表示データ合成動作について説明する。図８は
上記電子手帳のセグメントドライバにおける表示データ
合成処理を示すフローチャートである。
【００７６】表示データ合成処理においては、主制御装
置２４から合成するタイミングに合わせて、アドレスデ
ータと合成データが与えられることになる。すなわち、
あるコモン線駆動時に対応したラッチパルスＬＰに従っ
て、表示用ＲＡＭ４６から横１ライン分の表示データ
が、表示用ラッチ回路５１ａ〜５１ｏの各第１ラッチ部
Ｌ1 に読出されてラッチされた状態で、８ビットデータ
バス（Ｄ０〜７）を介し３bitsのドライバ選択データ及
び４bitsの合成ラッチ位置アドレスが与えられると、こ
の７ビットからなる合成アドレスデータはアドレスレジ
４７のＺレジスタに保持される（ステップＡ１）。
置２４から合成するタイミングに合わせて、アドレスデ
ータと合成データが与えられることになる。すなわち、
あるコモン線駆動時に対応したラッチパルスＬＰに従っ
て、表示用ＲＡＭ４６から横１ライン分の表示データ
が、表示用ラッチ回路５１ａ〜５１ｏの各第１ラッチ部
Ｌ1 に読出されてラッチされた状態で、８ビットデータ
バス（Ｄ０〜７）を介し３bitsのドライバ選択データ及
び４bitsの合成ラッチ位置アドレスが与えられると、こ
の７ビットからなる合成アドレスデータはアドレスレジ
４７のＺレジスタに保持される（ステップＡ１）。
【００７７】この場合、上記Ｚレジスタに保持された上
位３ビットのドライバ選択データはデコーダ５２に与え
られ、該デコーダ５２に予め（ＤＣ０）〜（ＤＣ２）と
して設定されているこのセグメントドライバ固有のドラ
イバアドレス（第１セグメントドライバ４１の場合「０
００」）との一致／不一致が比較判定される（ステップ
Ａ２，Ａ３）。
位３ビットのドライバ選択データはデコーダ５２に与え
られ、該デコーダ５２に予め（ＤＣ０）〜（ＤＣ２）と
して設定されているこのセグメントドライバ固有のドラ
イバアドレス（第１セグメントドライバ４１の場合「０
００」）との一致／不一致が比較判定される（ステップ
Ａ２，Ａ３）。
【００７８】このステップＳ３において「Ｙｅｓ」、つ
まり、上記ドライバ選択データがこのセグメントドライ
バ固有のドライバアドレスと一致することが上記デコー
ダ５２にて判定された場合には、上記アドレスレジスタ
４７のＺレジスタに保持されている下位４bitsの合成ラ
ッチ位置アドレスがデコーダ５２にてデコードされ、表
示用ラッチ回路５１ａ〜５１ｏの１つが合成対象となる
表示データをラッチしている合成ラッチ位置として選択
される（ステップＡ４，Ａ５）。
まり、上記ドライバ選択データがこのセグメントドライ
バ固有のドライバアドレスと一致することが上記デコー
ダ５２にて判定された場合には、上記アドレスレジスタ
４７のＺレジスタに保持されている下位４bitsの合成ラ
ッチ位置アドレスがデコーダ５２にてデコードされ、表
示用ラッチ回路５１ａ〜５１ｏの１つが合成対象となる
表示データをラッチしている合成ラッチ位置として選択
される（ステップＡ４，Ａ５）。
【００７９】ここで、上記デコーダ５２においてデコー
ドされた合成ラッチ位置アドレスが、例えば「０００
１」であり、表示用ラッチ回路５１ｂが合成ラッチ位置
として選択された場合には、この表示用ラッチ回路５１
ｂの第１ラッチ部Ｌ1 にラッチされている８bitsの表示
データがビット合成回路４９に転送される。
ドされた合成ラッチ位置アドレスが、例えば「０００
１」であり、表示用ラッチ回路５１ｂが合成ラッチ位置
として選択された場合には、この表示用ラッチ回路５１
ｂの第１ラッチ部Ｌ1 にラッチされている８bitsの表示
データがビット合成回路４９に転送される。
【００８０】そして、上記７bitsの合成アドレスデータ
に続き、前記液晶タイミングコントローラ３２の内蔵Ｒ
ＡＭ３２ａから読出されて８ビットデータバス（Ｄ０〜
７）を介しビット合成回路４９に与えられるカーソルイ
メージ等の合成データと合成される（ステップＡ６）。
に続き、前記液晶タイミングコントローラ３２の内蔵Ｒ
ＡＭ３２ａから読出されて８ビットデータバス（Ｄ０〜
７）を介しビット合成回路４９に与えられるカーソルイ
メージ等の合成データと合成される（ステップＡ６）。
【００８１】つまり、この場合、次のコモン線駆動時に
対応してセグメント信号発生回路５４に出力される１ラ
イン表示データのうち、上記合成ラッチ位置として選択
された表示用ラッチ回路５１ｂの第１ラッチ部Ｌ1 にラ
ッチされている８〜１５ビット間の表示データに対し、
上記カーソルイメージデータが合成されたことになる。
対応してセグメント信号発生回路５４に出力される１ラ
イン表示データのうち、上記合成ラッチ位置として選択
された表示用ラッチ回路５１ｂの第１ラッチ部Ｌ1 にラ
ッチされている８〜１５ビット間の表示データに対し、
上記カーソルイメージデータが合成されたことになる。
【００８２】このビット合成回路４９にて合成された合
成済み表示データは、再び上記表示用ラッチ回路５１ｂ
の第１ラッチ部Ｌ1 に対して転送ラッチされ、次のコモ
ン線駆動時において、他の表示用ラッチ回路５１ａ，５
１ｃ，…，５１ｏにラッチされている表示データと共
に、セグメント信号発生回路５４に出力される（ステッ
プＡ７）。
成済み表示データは、再び上記表示用ラッチ回路５１ｂ
の第１ラッチ部Ｌ1 に対して転送ラッチされ、次のコモ
ン線駆動時において、他の表示用ラッチ回路５１ａ，５
１ｃ，…，５１ｏにラッチされている表示データと共
に、セグメント信号発生回路５４に出力される（ステッ
プＡ７）。
【００８３】これにより、液晶表示部１２上の任意の表
示位置に、液晶タイミングコントローラ３２の内蔵ＲＡ
Ｍ３２ａに予め記憶させた合成データが合成されて表示
されるようになる。
示位置に、液晶タイミングコントローラ３２の内蔵ＲＡ
Ｍ３２ａに予め記憶させた合成データが合成されて表示
されるようになる。
【００８４】この場合、表示用ＲＡＭ４６内に記憶され
ている表示データをその出力ポート（Ｏ）を介し順次８
ビットずつ読出す際に、ビット合成回路４９にて合成デ
ータとの合成処理を行なうのではなく、横１ライン分の
表示データが表示用ラッチ回路５１ａ〜５１ｏに読出さ
れた状態で、そのうちの合成対象となる表示データを上
記表示用ラッチ回路５１ａ〜５１ｏを選択してビット合
成回路４９に読出し、合成データとの合成処理を図った
後に、再び同一の表示用ラッチ回路５１ａ〜５１ｏに返
送保持させるので、横１ライン分の表示データを読出し
た際に任意のタイミングでデータ合成が行なえ、表示用
ＲＡＭ４６の書換えを行なうことなく、高速且つ自在に
画面合成が行なえるようになる。
ている表示データをその出力ポート（Ｏ）を介し順次８
ビットずつ読出す際に、ビット合成回路４９にて合成デ
ータとの合成処理を行なうのではなく、横１ライン分の
表示データが表示用ラッチ回路５１ａ〜５１ｏに読出さ
れた状態で、そのうちの合成対象となる表示データを上
記表示用ラッチ回路５１ａ〜５１ｏを選択してビット合
成回路４９に読出し、合成データとの合成処理を図った
後に、再び同一の表示用ラッチ回路５１ａ〜５１ｏに返
送保持させるので、横１ライン分の表示データを読出し
た際に任意のタイミングでデータ合成が行なえ、表示用
ＲＡＭ４６の書換えを行なうことなく、高速且つ自在に
画面合成が行なえるようになる。
【００８５】また、同一の表示用ラッチ回路５１ａ〜５
１ｏを選択指定して、８ビットデータバス（Ｄ０〜７）
から得られる合成データと例えばＡＮＤ合成した後に、
さらにＯＲ合成を行なう等、繰返し同一箇所に対する上
書き合成処理が行なえるようになる。
１ｏを選択指定して、８ビットデータバス（Ｄ０〜７）
から得られる合成データと例えばＡＮＤ合成した後に、
さらにＯＲ合成を行なう等、繰返し同一箇所に対する上
書き合成処理が行なえるようになる。
【００８６】したがって、上記構成の電子手帳に搭載し
た表示装置によれば、各セグメントドライバ４１〜４４
における表示用ＲＡＭ４６からの表示データの読出し表
示処理に際しては、アドレスレジスタ４７のＤレジスタ
において＋１回路５０により順次インクリメントされて
指示される読出し用のＹアドレスに対応して、上記表示
用ＲＡＭ４６における横１ライン分（１２８bits）全て
の表示データが順次読出され、表示用ラッチ回路５１ａ
〜５１ｏにラッチされてコモン線駆動時に従ってセグメ
ント信号発生回路５４に一括出力されるので、表示処理
速度の高速化及びメモリアクセス量の削減による低消費
電力化を図ることができる。
た表示装置によれば、各セグメントドライバ４１〜４４
における表示用ＲＡＭ４６からの表示データの読出し表
示処理に際しては、アドレスレジスタ４７のＤレジスタ
において＋１回路５０により順次インクリメントされて
指示される読出し用のＹアドレスに対応して、上記表示
用ＲＡＭ４６における横１ライン分（１２８bits）全て
の表示データが順次読出され、表示用ラッチ回路５１ａ
〜５１ｏにラッチされてコモン線駆動時に従ってセグメ
ント信号発生回路５４に一括出力されるので、表示処理
速度の高速化及びメモリアクセス量の削減による低消費
電力化を図ることができる。
【００８７】また、この表示装置では、表示用ＲＡＭ４
６に対する表示データをアクセスするためのアドレスデ
ータと、表示データ合成用のアドレスデータとを、アド
レスレジスタ４７における別々のレジスタ（Ｘ，Ｙ，
Ｄ，Ｚ）で保持する構成としたので、アドレスデータの
アクセス処理を交互連続的に行なうことができ、システ
ム全体の動作効率を向上することができると共に、一方
のアドレス処理を割込みにて頻繁に行なうシステムに適
用することができる。
６に対する表示データをアクセスするためのアドレスデ
ータと、表示データ合成用のアドレスデータとを、アド
レスレジスタ４７における別々のレジスタ（Ｘ，Ｙ，
Ｄ，Ｚ）で保持する構成としたので、アドレスデータの
アクセス処理を交互連続的に行なうことができ、システ
ム全体の動作効率を向上することができると共に、一方
のアドレス処理を割込みにて頻繁に行なうシステムに適
用することができる。
【００８８】
【発明の効果】以上のように本発明によれば、コモン線
及びセグメント線の選択により表示動作する表示画面に
対応して表示データを記憶するメモリであって、Ｘアド
レスとＹアドレスでアドレスされる表示メモリと、この
表示メモリに対するＸアドレス及びＹアドレスを記憶す
る書込みアドレス記憶手段と、この書込みアドレス記憶
手段に記憶されたアドレスデータに従って上記表示メモ
リに表示データを書込む書込み手段と、上記表示メモリ
に記憶された表示データを表示画面に表示させる際に表
示メモリに対するＹアドレスを順次インクリメントしな
がら出力する表示用アドレス手段と、この表示用アドレ
ス手段によりＹアドレスが順次指定される毎に上記表示
メモリの当該指定Ｙアドレスに対応する全表示データを
上記セグメント線にパラレルに出力する表示出力手段と
を備えて構成したので、表示データの読出し時間を短縮
し、且つ消費電力を低減することが可能になる。
及びセグメント線の選択により表示動作する表示画面に
対応して表示データを記憶するメモリであって、Ｘアド
レスとＹアドレスでアドレスされる表示メモリと、この
表示メモリに対するＸアドレス及びＹアドレスを記憶す
る書込みアドレス記憶手段と、この書込みアドレス記憶
手段に記憶されたアドレスデータに従って上記表示メモ
リに表示データを書込む書込み手段と、上記表示メモリ
に記憶された表示データを表示画面に表示させる際に表
示メモリに対するＹアドレスを順次インクリメントしな
がら出力する表示用アドレス手段と、この表示用アドレ
ス手段によりＹアドレスが順次指定される毎に上記表示
メモリの当該指定Ｙアドレスに対応する全表示データを
上記セグメント線にパラレルに出力する表示出力手段と
を備えて構成したので、表示データの読出し時間を短縮
し、且つ消費電力を低減することが可能になる。
【図１】本発明の一実施例に係わる表示装置を搭載した
電子手帳の外観構成を示す図。
電子手帳の外観構成を示す図。
【図２】上記電子手帳の電子回路の構成を示すブロック
図。
図。
【図３】上記電子手帳の液晶表示部に対するセグメント
ドライバの回路構成を示すブロック図。
ドライバの回路構成を示すブロック図。
【図４】上記電子手帳のセグメントドライバにおける表
示用ＲＡＭのデータ書込みに必要な書込み用アドレスデ
ータの構成を示す図。
示用ＲＡＭのデータ書込みに必要な書込み用アドレスデ
ータの構成を示す図。
【図５】上記電子手帳のセグメントドライバにおけるア
ドレスレジスタの構成を示す図。
ドレスレジスタの構成を示す図。
【図６】上記電子手帳のセグメントドライバにおける表
示用ＲＡＭの内部構成を示す回路図。
示用ＲＡＭの内部構成を示す回路図。
【図７】上記電子手帳のセグメントドライバにおける表
示用ＲＡＭに対する表示データ書込み処理を示すフロー
チャート。
示用ＲＡＭに対する表示データ書込み処理を示すフロー
チャート。
【図８】上記電子手帳のセグメントドライバにおける表
示データ合成処理を示すフローチャート。
示データ合成処理を示すフローチャート。
１１…電子手帳本体、１２…液晶表示部、１２ａ…第１
表示部、１２ｂ…第２表示部、１２ｃ…第３表示部、１
２ｄ…第４表示部、１３…制御キー、１４…タッチパネ
ル、１５…カーソルキー、１６ａ，１６ｂ…操作ボタ
ン、１７…電源スイッチ、１８…表示コントラストボリ
ューム、１９…音量ボリューム、２０…ＩＣカード挿入
口、２０ａ…カードコネクタ、２１…ＲＳ−２３２Ｃコ
ネクタ、２２…光通信送受光部、２２ａ…赤外線ホトト
ランジスタ、２２ｂ…赤外線アダプタ、２３…タッチペ
ン挿入口、２４…主制御装置（ＭＰＵ）、２４ａ…中央
処理装置（Ｘ８６ ＣＰＵ）、２５…キーコントローラ
（ＫＣＵ）、２６…クロックジェネレータ（ＣＧ）、２
７…シリアル入出力部（ＳＩＯ）、２８…パラレル入出
力部（ＰＩＯ）、２９…メモリコントローラ（ＭＣ
Ｕ）、３０…タイマコントローラ（ＴＣＵ）、３１…イ
ンタラプトコントローラ（ＩＣＵ）、３２…液晶タイミ
ングコントローラ（ＬＣＴＣ）、３２ａ…ＬＣＴＣ内蔵
ＲＡＭ、３３…水晶発振信号（ＸＴＡＬ）、３４…ＲＯ
Ｍ（８Ｍbit ×４）、３５…ＰＳ−ＲＡＭ（４Ｍbit ×
２）、３６…インターフェイス、３７…電圧変換部、３
８…音声ＬＳＩ（ＳＯＵＮＤ ＬＳＩ）、３９…第１コ
モンドライバ（ＣＯＭ１）、４０…第２コモンドライバ
（ＣＯＭ２）、４１…第１セグメントドライバ（ＳＥＧ
１）、４２…第２セグメントドライバ（ＳＥＧ２）、４
３…第３セグメントドライバ（ＳＥＧ３）、４４…第４
セグメントドライバ（ＳＥＧ４）、４５…Ａ／Ｄ変換
部、４６…表示用ＲＡＭ、４６ａ…ＲＡＭ用デコーダ、
４７…アドレスレジスタ、４８…アドレスセレクタ、４
９…ビット合成回路、５０…＋１回路、５１ａ〜５１ｏ
…表示用ラッチ回路、５２…データ合成用デコーダ、５
３…タイミング／モードデコーダ(TIMING/MODE DECOD
E)、５４…セグメント信号発生回路、Ｄ０〜７…８ビッ
トデータバス、Ａ０〜１１…アドレスポート、０１２８
…一括読出しポート、Ｏ…出力ポート、Ｉ…入力ポー
ト、“ａ”…一括読出し信号、“ｂ”…分割読出し信
号、Ｌ1 …第１ラッチ部、Ｌ2 …第２ラッチ部、Ｓ0 〜
Ｓ15…ラッチ位置指示信号、ＬＰ…ラッチパルス、ＷＥ
…書込みイネーブル信号、Ｘ，Ｙ，Ｚ，Ｄ…レジスタ、
ＡＮＤ0 〜ＡＮＤ15…アンドゲート、Ｇ0 〜Ｇ15…ゲー
ト、Ｌ０〜Ｌ１５…出力ラッチ部、ＬＥ…個別出力ラッ
チ部。
表示部、１２ｂ…第２表示部、１２ｃ…第３表示部、１
２ｄ…第４表示部、１３…制御キー、１４…タッチパネ
ル、１５…カーソルキー、１６ａ，１６ｂ…操作ボタ
ン、１７…電源スイッチ、１８…表示コントラストボリ
ューム、１９…音量ボリューム、２０…ＩＣカード挿入
口、２０ａ…カードコネクタ、２１…ＲＳ−２３２Ｃコ
ネクタ、２２…光通信送受光部、２２ａ…赤外線ホトト
ランジスタ、２２ｂ…赤外線アダプタ、２３…タッチペ
ン挿入口、２４…主制御装置（ＭＰＵ）、２４ａ…中央
処理装置（Ｘ８６ ＣＰＵ）、２５…キーコントローラ
（ＫＣＵ）、２６…クロックジェネレータ（ＣＧ）、２
７…シリアル入出力部（ＳＩＯ）、２８…パラレル入出
力部（ＰＩＯ）、２９…メモリコントローラ（ＭＣ
Ｕ）、３０…タイマコントローラ（ＴＣＵ）、３１…イ
ンタラプトコントローラ（ＩＣＵ）、３２…液晶タイミ
ングコントローラ（ＬＣＴＣ）、３２ａ…ＬＣＴＣ内蔵
ＲＡＭ、３３…水晶発振信号（ＸＴＡＬ）、３４…ＲＯ
Ｍ（８Ｍbit ×４）、３５…ＰＳ−ＲＡＭ（４Ｍbit ×
２）、３６…インターフェイス、３７…電圧変換部、３
８…音声ＬＳＩ（ＳＯＵＮＤ ＬＳＩ）、３９…第１コ
モンドライバ（ＣＯＭ１）、４０…第２コモンドライバ
（ＣＯＭ２）、４１…第１セグメントドライバ（ＳＥＧ
１）、４２…第２セグメントドライバ（ＳＥＧ２）、４
３…第３セグメントドライバ（ＳＥＧ３）、４４…第４
セグメントドライバ（ＳＥＧ４）、４５…Ａ／Ｄ変換
部、４６…表示用ＲＡＭ、４６ａ…ＲＡＭ用デコーダ、
４７…アドレスレジスタ、４８…アドレスセレクタ、４
９…ビット合成回路、５０…＋１回路、５１ａ〜５１ｏ
…表示用ラッチ回路、５２…データ合成用デコーダ、５
３…タイミング／モードデコーダ(TIMING/MODE DECOD
E)、５４…セグメント信号発生回路、Ｄ０〜７…８ビッ
トデータバス、Ａ０〜１１…アドレスポート、０１２８
…一括読出しポート、Ｏ…出力ポート、Ｉ…入力ポー
ト、“ａ”…一括読出し信号、“ｂ”…分割読出し信
号、Ｌ1 …第１ラッチ部、Ｌ2 …第２ラッチ部、Ｓ0 〜
Ｓ15…ラッチ位置指示信号、ＬＰ…ラッチパルス、ＷＥ
…書込みイネーブル信号、Ｘ，Ｙ，Ｚ，Ｄ…レジスタ、
ＡＮＤ0 〜ＡＮＤ15…アンドゲート、Ｇ0 〜Ｇ15…ゲー
ト、Ｌ０〜Ｌ１５…出力ラッチ部、ＬＥ…個別出力ラッ
チ部。
Claims (3)
- 【請求項１】 コモン線及びセグメント線の選択により
表示動作する表示画面に対応して表示データを記憶する
メモリであって、ＸアドレスとＹアドレスでアドレスさ
れる表示メモリと、 この表示メモリに対するＸアドレス及びＹアドレスを記
憶する書込みアドレス記憶手段と、 この書込みアドレス記憶手段に記憶されたアドレスデー
タに従って上記表示メモリに表示データを書込む書込み
手段と、 上記表示メモリに記憶された表示データを表示画面に表
示させる際に表示メモリに対するＹアドレスを順次イン
クリメントしながら出力する表示用アドレス手段と、 この表示用アドレス手段によりＹアドレスが順次指定さ
れる毎に上記表示メモリの当該指定Ｙアドレスに対応す
る全表示データを上記セグメント線にパラレルに出力す
る表示出力手段とを具備したことを特徴とする表示装
置。 - 【請求項２】 上記表示メモリは複数に分割され、各分
割領域は共通のＹアドを受け、１つの分割領域はＸアド
レスをデコードして指定されることを特徴とする請求項
１記載の表示装置。 - 【請求項３】 上記表示メモリに対する表示データ書込
みの際にはＸアドレスをデコードしてＹアドレスに対応
する１つの分割領域を指定し、読出しの際にはＹアドレ
スのみにより当該指定Ｙアドレスに対応する全分割領域
の表示データを読出すことを特徴とする請求項２記載の
表示装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111830A JPH06324644A (ja) | 1993-05-13 | 1993-05-13 | 表示装置 |
| CN94105741A CN1044292C (zh) | 1993-05-13 | 1994-05-12 | 显示器驱动设备 |
| EP94107508A EP0631270B1 (en) | 1993-05-13 | 1994-05-13 | Display driving device |
| KR1019940010525A KR0151220B1 (ko) | 1993-05-13 | 1994-05-13 | 표시구동장치 |
| DE69416896T DE69416896T2 (de) | 1993-05-13 | 1994-05-13 | Anzeigesteuersystem |
| US08/428,269 US5703616A (en) | 1993-05-13 | 1995-04-25 | Display driving device |
| US08/428,271 US5663745A (en) | 1993-05-13 | 1995-04-25 | Display driving device |
| US08/517,724 US5852428A (en) | 1993-05-13 | 1995-08-21 | Display driving device |
| HK98114704.1A HK1013491B (en) | 1993-05-13 | 1998-12-22 | Display driving device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111830A JPH06324644A (ja) | 1993-05-13 | 1993-05-13 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324644A true JPH06324644A (ja) | 1994-11-25 |
Family
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| Application Number | Title | Priority Date | Filing Date |
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1993
- 1993-05-13 JP JP5111830A patent/JPH06324644A/ja active Pending
-
1995
- 1995-04-25 US US08/428,269 patent/US5703616A/en not_active Expired - Lifetime
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|---|---|
| US5703616A (en) | 1997-12-30 |
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