JPS60263529A - 伸張回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は伸長回路、更に詳しく言えば非線形圧縮ＰＣＭ
信号をディジタル信号処理に適した線形ＰＣＭ信号に変
換する伸張器、特に電話音声通信用のμ則又はＡ則ＰＣ
Ｍ信号を入出力するコーデックをＬＳＩで実現する好適
な伸張回路に関する。

〔発明の背景〕

第１図にディジタル信号処理技術を用いて音声信号の線
形のＰＣＭ信号どμ則又はＡ則圧縮ＰＣＭ信号との相互
変換を行なうＰＣＭコーデックの構成を示す、入力音声
１−１はＡ／／Ｄ変換器３で線形ＰＣＭ信号に変換した
のち、ディジタル回路で構成される帯域制限フィルタ４
で音声帯域のみをろ波し、圧縮器５でＣＣＩＴＴ勧告に
基づくμ則又はＡ則の８ビット圧縮ＰＣＭ信号２−１に
変換してＰＣＭハイウェーに出力する。一方入力圧縮Ｐ
ＣＭ信号２−２は伸張器８で１３ピツ、ト以上の線形Ｐ
ＣＭ信号に変換したのち、ディジタル低減フィルタ７（
以下ＬＰＦ）で音声帯域以外の無局波成分を除去し、Ｄ
／Ａ変換器６で音声アナログ信号１−２に変換する。と
ころで、最近、コーデックＬＳＩの多機能化の要求が高
まり、そのうちの１つである王者通話機能の内蔵化が必
要となってきた。この王者通話機能に関して簡単のため
に受信側について説明すると、第２図に示す例のように
標本化周波数である８ｋＨｚに対応した周期の１フレー
ム（１２５μｓ）丙に王者の信号（Ｂ及びＣとする）を
各々指定されたタイムスロットＣＨ（１）、ＣＨ（ｎ）
の圧縮ＰＣＭ信号としてコーデック内に取り込み、それ
ぞれ線形Ｐ′ＣＭ信号に変換したのち１両者を加算し、
その合成ディジタル信号を第１図のＬＰＦ、Ｄ／Ａ変換
器を通してＢとＣの合成アナログ信号を出力する。ここ
で、Ｂ、Ｃに対するタイムスロットの指定はシステム構
成上任意であることが好ましく、したがって例えばＣＨ
（１）、ＣＨ（２）のような隣接する場合も生じる。こ
の場合、圧縮ＰＣＭ信号のビットレート（伝送周波数：
ｆｐ）と伸張器の変換時間Ｔｄの間にその伸張器を動作
させるクロック周波まま連続して線形信号に変換するに
は伸張器を２重化して内蔵するか、又は伸張器の時分割
多重使用を可能とするために圧縮信号Ｂ又はＣの一方の
ＰＣＭ信号を一時格納しておくためのレジスタが必要と
なる。更に、システム構成上がら考えると、変換時間Ｔ
ｄはコーデックの絶対遅延時間に係るためできるだけ短
かいことが好ましい。

ところで、ＰＣＭ通信に用いられる圧伸符号則には、前
述したようにＣＣＩＴＴ　（国際電信電話諮問委員会）
勧告、Ｇ、７１１のμ則及びＡ則があり、各圧縮ＰＣＭ
信号とそれに対応する線形ＰＣＭ信号の関係をまとめる
とμ則に対しては第３図及びＡ則に対しては第４図とな
る。第３図（ａ）において、Ｐｌ及びＰ２〜Ｐ８は圧縮
ＰＣＭ信号の極性及び振幅を表わし、このうち、Ｐ２〜
Ｐ４はセグメント、Ｐ５〜Ｐ８はステップ情報を示す。

又、同図（ｂ）において、Ｂ１は極性、Ｂ２（ＭＳＢ）
〜Ｂ１４　（ＬＳＢ）は変換されるべき線形信号の振幅
値に３３を加算したものである。第４図も第３図と同様
であるが、第４図（ｂ）は変換されるべき値そのものに
対応している。

従来のμ則に対する並列処理形伸張器としては、第５図
に示す例があるＣ′Ａ　Ｕｎｉｆｉｅｄ　Ｆｏｒｍｕｌ
ａｔｉｏｎｏｆ　Ｓｅｇｍｅｎｔ　Ｃｏ＋ｓｐａｎｄｉ
ｎｇ　Ｌａｗｓ　ａｎｄ　５ｙｎｔｈｅｓｉｓ　ｏｆＣ
ｏｄｅｅｓ　ａｎｄ　Ｄｉｇｉｔａｌ　Ｃｏｍｐａｎｄ
ｏｒｓ、　”ｔｈｅ　ＢｅｌｌＳｅｓｔａｍ　Ｔｅｃｈ
ｎｉｃａｌ　Ｊｏｕｒｎａｌ　、　Ｓｅｐｔｅｍｂｅｒ
　１９７０　Ｐ。

１５５５〜１５８８）。圧縮ＰＣＭ信号のステップ情報
Ｖ＝　（Ｐ５．Ｐ６．Ｐ７．Ｐ８）は加算器１−１で第
３図（ｂ）の（１人１で毛１）に対応したパターンに変
換され、シフトレジスタ（以下ＳＲと呼ぶ）２−１に格
納される。一方、セグメント情報ｔ、＝　（ｐ２．ｐ３
．Ｔ’４）１．ｔ２進ダウンｉｙウン！ｉ（以下ＢＣ）
３−１にセットされ、ＢＣ出力が（０，０，Ｏ）になる
までクロック４−１でＳＲを左ヘシフトすると同時に右
からｌ＃　Ｏｐｇを入力する。

この結果ＢＣ出力が全て４１０　Ｈの時点でのＳＲ出力
が第３図（ｂ）のパターンに一致する。したがって次に
並列加算器１−２で１１３３７７を減算すると、所望の
線形ＦＩＣＭ信号を得ることができる。しかしながら、
従来例では示されていないが上記信号は折返し２進表示
されてお′す、これを第１図に示したように後段に接続
されるディジタル信号処理回路に入力させるためには、
その処理に適した２の補数表示信号に変換する必要があ
る。すなわち、従来例を実用に共するためには上記回路
の他に上記した補数表示変換用の加算器が別途必要とな
る。

更に、第３図（ｂ）のパターンを得るためには、加算器
１−１の出力をＳＲに格納する前にＳＲの内容をリセッ
トとする必要があるため、ＳＲはリセット付シフトレジ
スタで実現しなければならない。ところで、本従来例で
は、セグメント情報に応じて、最大クロック分の変換時
間を要する。したがって、クロック周波数ｆが低い場合
にはそれに対応してコーデック全体の絶対遅延時間の増
大を招くばかりでなく、伸張変換時間Ｔｄ　（＝７／ｆ
）が入力８ビット圧縮ＰＣＭ信号のビットレーの条件を
満せない場合には、前述したように伸張器の２重化又は
入力圧縮ＰＣＭ信号の一時格納用レジスタが必要となり
、ハード量の増大となる。

〔発明の目的〕

そこで本発明の目的は上記欠点を解消駿、入力圧縮ＰＣ
Ｍ信号のビットレートが高速であっても連続的に時分割
多重使用できる高速の伸張器回路を提供することである
。

〔発明の概要〕

上記目的を達成するために本発明では、入力圧縮ＰＣＭ
・信号の振幅ビットＰ２〜Ｐ８から第３図及び第４図の
信号変換を組合せ論理回路で実現し。

２の補数表示への変換は、一旦、並列的に１の補数表示
に変換したのち、並列加算器を用いて３３の減算と同時
に行なう回路構成とした。この結果、圧縮ＰＧＭ信号の
入力後から２の補数表示信号への変換までが、１クロッ
ク以内に実現できるようになった。

〔発明の実施例〕

以下、本発明の一実施例を第６図及び第７図を用いて詳
細に説明する。

まずμ則圧線ＰＣＭ信号を線形ＰＣＭ信号に伸長する場
合を説明する。このとき、第６図の各切替スイッチ機能
６−１〜６−４及び第７図の６−５はμ端子側に接続さ
れる。第６図におい′て、８カバツフアレジスタの出力
であり、このうちの振幅ビット（Ｐ２〜Ｐ８）は第７＠
−に具体的−例を示した組合せ論理回路１で、前記第３
図（ｂ）に示したパターン（Ｂ２〜Ｂ　１４　）”に変
換する。ただしこのとき□所望の線形ＰＣＭ信号の振幅
絶対値をＹとすると、Ｂ２−Ｂ１４は（Ｙ＋３３）の値
である。いま入力圧縮ＰＣＭ信号の極性が正（すなわち
、Ｐｔ＝”ｔ”（高論理レベル））のとき、線形ＰＣＭ
信号の極性Ｂ１を与えるインバータ２−１の出力は＃０
１１（低論理レベル）であるから、このＢ１及び、Ｂ２
−Ｂ１４はそのまま排他的論理和回路３を通して１４ビ
ツトの並列加算器４の各一方の入力端子Ｂに供給される
。一方、上記並列加算器４の他の各入力端子Ａには、最
上位（極性）ビット加算器４−１から最下位ビット加算
器４−１４への順に“１１１１１１１１０１１１１１”
が、さらに４−１４のキャリー入力端子ＣＩ　には′０
″″が供給される。この端子Ａ及びＣＩ　の供給信号は
２の補数表示された−３３の値を意味するので、結局、
並列加算器４は（Ｙ＋３３）−３３の演算結果を出力す
ることになり、所望とする２の補数表示された線形ＰＣ
Ｍ信号Ｙを得ることができる。

次に入力圧縮ＰＣＭ信号の極性が負（すなわち、Ｐ１＝
”Ｑ’″）の場合は、インバータ出力Ｂ１が１″′とな
るので、排他的論理和３の出力はＢ２−Ｂ１４が表わす
値（Ｙ＋３３）の１の補数、すなわち−（Ｙ＋３４）と
なる。一方、論理回路部５から供給される並列加算器４
の各入力端子Ａの信号は、前記した正の場合と同順に”
　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｉ　ｏ　ｏ　ｏ　
ｏ　ｉ　”となり、これは＋３３を意味するが、このと
き最下位ビットの加算器４−１４のキャリー人力ＣＩ　
が′１″となるから、結局、並列加算器４は−（Ｙ＋３
４）＋３３＋１の演算結果を出力することになり、所望
とする２の補数表示された線形ＰＣＭ信号−Ｙを得るこ
とができる。

次にＡ則の場合について説明する。Ａ則の場合の伸張変
換はμ則の場合と比べて３点の違いがある。これらの相
違点は第３図と第４図を比較すれば自然と明らかになる
。すなりち、その第１点は同じアナログ値を表示する圧
縮ＰＣＭ信号の奇数ビットが反転していることである。

したがって、本発明の伸長回路では比較的複雑な回転部
をできるだけ共通化するために、Ａ副圧縮ＰＣＭ信号の
奇数ビット（Ｐ３．Ｐ５．Ｐ７）を反転して後述の論理
回路１に供給している。第６図の切替スイツチ機能６−
２．６−３．６−４はこの目的のために設けられたもの
である。次に第２の相違点は、μ則の場合の最小セグメ
ントに位置する信号レベルを表示するステップビット（
Ｐ５〜Ｐ８）の内容Ａ、Ｂ、Ｃ，Ｄが、第３図及び第４
図の各表（ｂ）を比較すれば明らかなように、Ａ則では
μ則に対して１ビット分だけ上位方向にシフトしている
ことである。この第２の相違点による切替スイッチ機能
は、論理回路部１　（後述する第７図）の中の５−６で
行なっている。また、第３の相違点は、論理回路部１で
行なりれれる第４図の（ａ）から（ｂ、）の変換結果を
そのまま２の補数表示に変換すれば所望の線形ＰＣＭ信
号出力を得ることができ、μ則の場合のように３３の補
正をする必要がないということである。この第３の相違
点の切替え機能がスイッチ６−１である。すなわち、入
力圧縮ＰＣＭ信号の極性が正（Ｐ１＝”１’″）のとき
、Ｂ１は＃　Ｏｐｇであるから、第４図（ｂ）に示した
論理回路部１の出カバターン（Ｂ２−Ｂ１４）は排他的
論理和３を通してそのまま並列加算器４の各一方の入力
端子Ｂに供給される。一方、このときの並列加算器４の
他の各入力端子Ａ及び最下位ビットの加算器４−１４の
キャリー入力端子る。次に、入力圧縮信号の極性が負の
場合（ＰＬ＝１０″）には、Ｂ１＝“１〃となるので、
排他的論理和３の出力は１の補数表示となるが、このと
き最下位ビットの加算＠４−１４のキャリーＣＩ　がＩ
Ｉ　１１ｇとなるので、結局並列加算器４は論理回路部
１の出力の２の補数表示結果を出力することができる。

次に、第３図及び第４図に示した変換゛を行なう第６図
の論理回路部１の実施例を第７図を用いて説明する。

μ則の場合、第６図の論理回路部、すなわち第７図の論
理回路の入力端子Ｄ２〜Ｄ８の信号パターンはそのまま
入力圧縮ＰＣＭ信号パターンＰ２〜Ｐ８と一致するから
、例えば、’Ｐ２．Ｐ３゜Ｐ４．Ｐ５．Ｐ６．Ｐ７．Ｐ
８”＝”１１１００００″（７）場合、Ｘ＝“１″、イ
ンバータ（１−１〜１−７．及び１−９）の出力は“０
″、その他のインバータ（ｌ−８，及び１−１Ｏ〜１−
１３）の出力はｕ　Ｉ　ＩＩとなる。従って、１個又は
２個のＮにＯＳトランジスタを用いたスイッチ列の（１
）、（２）、（４）。

（７）、（１１）及び（１６）に対応した出力Ｂ９〜Ｂ
１４のみが＃　１　ｔｔとなり、他の出力は０′″とな
るから、第３図シ；示した変換が実現できる。一方、Ａ
則の場合には、”Ｐ２．Ｐ３．Ｐ４．Ｐ５゜Ｐ６．Ｐ７
．Ｐ８”＝“１０１１０１０”の場合、対応した入力端
子Ｄ２〜Ｄ８の信号パターンはμ則の場合と同じになる
が、しかしながら、Ｘ　＝＃ｌ　０１ｙ、インバータ（
１−１〜１−６．及び１−８）の出力はｆｆｌ　Ｏ＃ｌ
、その他のインバータ（１−７及び１−９７１−１３）
の出力はＩＩ　１　＃＃となり、したがって、スイッチ
列（３）、（５）、（８）、（１２）及び（１７）に対
応した出力Ｂ９〜Ｂ１３のみが“１″″となり、他の出
力は０＃となるから、第４図に示した変換が正確に実現
できる。

ところで、第７図の実施例はＮＮ０Ｓスイツチで構成し
ている、が、その他の実現方法として、通常のＮＡＮＤ
、　ＮＯＲその他の論理ゲートやプログラマブル論理ア
レー、リードオンリーメモリ等でも容易に可能であり、
したがって回路構成に関しては特に本実施例に限定する
ものではない。また、μ則とＡＪ［！Ｉの切替え機能に
ついても外部信号による制御。

並びに、ＬＳＩ化した場合には配線マスクの変更等によ
って容易に実現できることは言うまでもない。

したがって、以上詳細に説明した如く、本発明によれば
、μ則及びＡ則圧縮ＰＣＭ信号からディジタル信号処理
に適した２の補数表示された線形ＰＣＭ信号への伸張変
換がクロックを用いることなく、したがって１クロック
周期以外に高速に実現でき、かつ、ハードウェアー規膜
の増加も特にないから、ＬＳＩ内に経済的に実現できる
。

【図面の簡単な説明】

第１図はディジタル信号処理技術を用いたコーデックの
構成図、第２図はコーデックにおける三号の関係図、第
４図はＡ則における圧縮ＰＣＭ信号と線形ＰＣＭ信号の
関係図、第５図は従来例を第１図 １−１・・・入力音声信号、１−２・・・出力音声信号
、３・・・Ａ／Ｄ変換器、４・・・帯域フィルタ、５・
・・ＰＣＭ圧縮器、２−１・・・出力圧縮ＰＣＭ信号、
２−２・・・入力ＰＣＭ圧縮信号、６・・・Ｄ／Ａ変換
器、７・・・低域通過フィルタ、８・・・ＰＣＭ伸張器
、第５図 １−１〜１−２・・・並列加算器、２−１・・・シフト
レジスタ、３−１・・・２進ダウンカウンタ、４−１・
・・クロック、５−１・・・ＮＯＲ回路、６−１・・・
ＡＮＤ第２　口 ｃｓ　ｔｙｒ）　−−！１−−−−’−Ｘ　３　図 （（Ｌ）　（ｂン 第５　図 −１

Claims (1)

【特許請求の範囲】
1. 第１ビツトを極性、第２〜第４ビツトをセグメント番号
   、第５〜第８ビツトをステップ番号とするμ則及びＡ副
   弁線形圧縮ＰＣＭ信号を２の補数表示された１４ビット
   線形ＰＣＭ信号に変換する伸張器において、μ則の場合
   では、上記ステップ番号が表わす値の２倍に３３を加え
   て２′ｍ　（ただしｍはセグメント番号に一致した１〜
   ８の整数）倍した値、Ａ則では、圧縮ＰＣＭ信号が第１
   セグメント内３２ステツプ中の最小１６ステツプ以下の
   信号に対してはそのステップ番号が表わす値の２倍に１
   を加えて２倍した値、同じくＡ則であって、上記以上の
   信号に対してはμ則と同じ値、をそれぞれ絶対値表示し
   た振幅１３ビツトの線形ＰＣＭ信号に変換するよう組合
   せ論理回路を用いて構成した第１の論理変換回路、前記
   第１の変換回路の出力信号を１の補数表示信号に変換す
   る第２の論理変換回路、前記第２の変換回路出力を一方
   の入力とする１４ビット並列加算器、正のμ則圧縮信号
   に対しては２の補数表示された−３３を、負のμ則圧縮
   信号に対しては同様＋３４を、正のＡ副圧縮信号に対し
   ては０を、負のＡ副圧縮信号に対しては同様＋１を出力
   して、上記並列加算器の他方の入力及び最下位ビットの
   キャリー六カとする第３の論理変換回路から構成された
   ことを特徴とする伸張回路。