JPS6026559Y2 - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS6026559Y2 JPS6026559Y2 JP8140476U JP8140476U JPS6026559Y2 JP S6026559 Y2 JPS6026559 Y2 JP S6026559Y2 JP 8140476 U JP8140476 U JP 8140476U JP 8140476 U JP8140476 U JP 8140476U JP S6026559 Y2 JPS6026559 Y2 JP S6026559Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- reverse bias
- secondary winding
- emitter
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【考案の詳細な説明】
この考案は、直流電流を交流電流に変換するインバータ
回路に関するものである。
回路に関するものである。
従来の直流入力を交流または直流に出力変換する一石式
インバータ回路は、第2図に示すように、直流入力電源
1、変圧器2、スイッチング用トランジスタ3の閉ルー
プを設、パルス発生器5からのパルスでトランジスタ3
及び4を駆動し、該トランジスタ3及び4のスイッチン
グ動作により出力変換を行なっている。
インバータ回路は、第2図に示すように、直流入力電源
1、変圧器2、スイッチング用トランジスタ3の閉ルー
プを設、パルス発生器5からのパルスでトランジスタ3
及び4を駆動し、該トランジスタ3及び4のスイッチン
グ動作により出力変換を行なっている。
しかしながら、上記第2図の回路は、周波数の高い領域
で使用するとトランジスタ3及び4の蓄積効果のために
、ターンオフ時間が長くなり、パルス発生器5の出力パ
ルスの巾を狭くしても、トランジスタ3及び4の出力パ
ルス巾が狭くならないという欠点がある。
で使用するとトランジスタ3及び4の蓄積効果のために
、ターンオフ時間が長くなり、パルス発生器5の出力パ
ルスの巾を狭くしても、トランジスタ3及び4の出力パ
ルス巾が狭くならないという欠点がある。
この考案は上記したような従来の一石式インパータ回路
の欠点を完全に解決し、周波数の高い領域で使用しても
トランジスタのターンオフ時間を短かくすることができ
るインバータ回路を提供することを目的とするものであ
る。
の欠点を完全に解決し、周波数の高い領域で使用しても
トランジスタのターンオフ時間を短かくすることができ
るインバータ回路を提供することを目的とするものであ
る。
以下添付図面に示した実施例を参照しながらこの考案を
詳説する。
詳説する。
第1図において、Elは直流入力電源、T、は変圧器、
TIPは該変圧器T1の1次巻線、Tl51は第1の2
次巻線、Tl52は第2の2次巻線、Ql、Q2はスイ
ッチングトランジスタ、Q3は逆バイアストランジスタ
、C2はトランジスタQ3の駆動信号発生器、Dlはバ
イアスダイオード、D2は整流ダイオード、R1及びR
2はバイアス抵抗、C1は平滑コンデンサ、C4は出力
電圧である。
TIPは該変圧器T1の1次巻線、Tl51は第1の2
次巻線、Tl52は第2の2次巻線、Ql、Q2はスイ
ッチングトランジスタ、Q3は逆バイアストランジスタ
、C2はトランジスタQ3の駆動信号発生器、Dlはバ
イアスダイオード、D2は整流ダイオード、R1及びR
2はバイアス抵抗、C1は平滑コンデンサ、C4は出力
電圧である。
この回路は、トランスT1で変圧され、第2の2次巻線
Tl52に誘起された交流電圧をダイオードD2及びコ
ンデンサC1で整流平滑した出力電圧E3をトランジス
タQ1及びQ2の逆バイアス電源とするものであって、
バイアス抵抗R2を介して直流入力電源F1から供給さ
れるトランジスタQ1及びQ2の駆動電流らによりトラ
ンジスタQ1及及びQ2がオンしているときに、駆動信
号IFでトランジスタqをオンさせると、トランジスタ
Q2のベス電位がC3だけ逆電位となりトランジスタQ
2をオフさせ、トランジスタQ、もオフさせる、と同時
に、該トランジスタQ、及びQ2にはC3の影響により
バイアス抵損B1、ダイオードD□及びトランジスタQ
を介して逆バイアス抵抗がかかるという動作をする。
Tl52に誘起された交流電圧をダイオードD2及びコ
ンデンサC1で整流平滑した出力電圧E3をトランジス
タQ1及びQ2の逆バイアス電源とするものであって、
バイアス抵抗R2を介して直流入力電源F1から供給さ
れるトランジスタQ1及びQ2の駆動電流らによりトラ
ンジスタQ1及及びQ2がオンしているときに、駆動信
号IFでトランジスタqをオンさせると、トランジスタ
Q2のベス電位がC3だけ逆電位となりトランジスタQ
2をオフさせ、トランジスタQ、もオフさせる、と同時
に、該トランジスタQ、及びQ2にはC3の影響により
バイアス抵損B1、ダイオードD□及びトランジスタQ
を介して逆バイアス抵抗がかかるという動作をする。
このため、蓄積効果によるトランジスタQ1及びQ2の
オフ時間の遅れは補償される。
オフ時間の遅れは補償される。
即ち、トランジスタQ3がオンすると、そのコレクタ電
位はコレクターエミッター間電圧がほぼ零ポルトとなる
ので、−C3ポルトとなる。
位はコレクターエミッター間電圧がほぼ零ポルトとなる
ので、−C3ポルトとなる。
この際、コンデンサC4に空積された電荷がコンデンサ
C1−バイアス抵抗R1−バイアスダイオードD□−ト
ランジスタQ3−コンデンサC□の閉ループを流れて放
電する。
C1−バイアス抵抗R1−バイアスダイオードD□−ト
ランジスタQ3−コンデンサC□の閉ループを流れて放
電する。
この電流をIBとすると、バイアス抵抗R1にはR□・
IBの電圧が生じ、トランジスタQ1のベース−エミッ
ター間に逆電位を与える。
IBの電圧が生じ、トランジスタQ1のベース−エミッ
ター間に逆電位を与える。
また、バイアスダイオードD1には順方向降下電圧が生
じトランジスタQ2のベース−エミッター間に逆電位を
与え、トランジスタQ、、 Q2は共にオフする。
じトランジスタQ2のベース−エミッター間に逆電位を
与え、トランジスタQ、、 Q2は共にオフする。
この際、駆動電流I。は直流入力電源E1−バイアス抵
槓B2−トランジスタQ3−第2の2次巻線Tl52−
ダイオードD2−直流入力電源E1の閉ループを流れ、
トランジスタQ1.Q2には流れない。
槓B2−トランジスタQ3−第2の2次巻線Tl52−
ダイオードD2−直流入力電源E1の閉ループを流れ、
トランジスタQ1.Q2には流れない。
そして、トランジスタもがオフすると駆動電流りはバイ
アス抵抗R2を通してトランジスタQ2のベースに流れ
、このトランジスタがオンする。
アス抵抗R2を通してトランジスタQ2のベースに流れ
、このトランジスタがオンする。
これによってトランジスタQ1もオンとなり、以後この
動作が繰り返される。
動作が繰り返される。
よって、周波数の高い領域で使用してもトランジスタQ
、及びQ2の出力パルの巾を狭くすることができるので
、第1の2次巻線Tl51から取り出すべき出力電圧E
、を低い電圧から高い電圧まで制御することができる。
、及びQ2の出力パルの巾を狭くすることができるので
、第1の2次巻線Tl51から取り出すべき出力電圧E
、を低い電圧から高い電圧まで制御することができる。
第1図はこの考案に係るインバータ回路の一実施例を示
す回路図、第2図は従来例を示す回路図である。 El・・・・・・直流入力電源、T1・・・・・・変圧
器、TIP・・・・・・1次巻線、Tl51・・・・・
・第1の2次巻線、Tl52・・・・・・第2の2次巻
線、Ql・・・・・・スイッチングトランジスタ、Q2
・・・・・・駆動トランジスタ、Q3・・・・・・逆バ
イアス用トランジスタ、D、・・・・・・バイアスダイ
オード、D2・・・・・・整流ダイオード、R1,R2
・・・・・・バイアス抵抗、C1・・・・・・平滑コン
デンサ、R2・・・・・・トランジスタQ□及びQ2の
駆動信号発生器。
す回路図、第2図は従来例を示す回路図である。 El・・・・・・直流入力電源、T1・・・・・・変圧
器、TIP・・・・・・1次巻線、Tl51・・・・・
・第1の2次巻線、Tl52・・・・・・第2の2次巻
線、Ql・・・・・・スイッチングトランジスタ、Q2
・・・・・・駆動トランジスタ、Q3・・・・・・逆バ
イアス用トランジスタ、D、・・・・・・バイアスダイ
オード、D2・・・・・・整流ダイオード、R1,R2
・・・・・・バイアス抵抗、C1・・・・・・平滑コン
デンサ、R2・・・・・・トランジスタQ□及びQ2の
駆動信号発生器。
Claims (1)
- 直流電源と、該直流電源に接続された一次巻線と第一の
二次巻線及び平滑回路を備えた第2の二次巻線とを有す
る変圧器と、前記−次巻線に接続された前記直流電源の
入力で動作し且つ逆バイアス抵抗を有するダーリントン
接続されたスイッチング用トランジスタと、該スイッチ
ング用トランジスタのベースにコレクターが接続され且
つエミッターが前記平滑回路に接続された逆バイアスト
ランジス−と、該逆バイアストランジスタのベース・エ
ミッター間に接続した駆動信号発生器と、前記逆バイア
ストランジスターのコレクターと前記スイッチング用ト
ランジスタのダーリントン接続されているベース・エミ
ッターの接続点との間に接続したダイオードとからなり
、前記逆バイアストランジスタが導通した際に前記逆バ
イアス抵抗を介して、前記平滑回路で平滑された前記第
2の二次巻線の出力電圧を前記スイッチング用トランジ
スタのダーリントン接続されているエミッターに印加す
ることを特徴とするインバータ回路路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8140476U JPS6026559Y2 (ja) | 1976-06-21 | 1976-06-21 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8140476U JPS6026559Y2 (ja) | 1976-06-21 | 1976-06-21 | インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52171630U JPS52171630U (ja) | 1977-12-27 |
| JPS6026559Y2 true JPS6026559Y2 (ja) | 1985-08-09 |
Family
ID=28561044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8140476U Expired JPS6026559Y2 (ja) | 1976-06-21 | 1976-06-21 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6026559Y2 (ja) |
-
1976
- 1976-06-21 JP JP8140476U patent/JPS6026559Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52171630U (ja) | 1977-12-27 |
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