JPS5914824Y2 - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPS5914824Y2 JPS5914824Y2 JP10048177U JP10048177U JPS5914824Y2 JP S5914824 Y2 JPS5914824 Y2 JP S5914824Y2 JP 10048177 U JP10048177 U JP 10048177U JP 10048177 U JP10048177 U JP 10048177U JP S5914824 Y2 JPS5914824 Y2 JP S5914824Y2
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- JP
- Japan
- Prior art keywords
- control transistor
- collector
- transistor
- circuit
- voltage
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- Bipolar Transistors (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Circuits Of Receivers In General (AREA)
Description
【考案の詳細な説明】
この考案はオーディオ機器などに使用される電源回路に
関するものである。
関するものである。
たとえばオーディオ機器に使用される電源回路として次
のようなものかあ・る。
のようなものかあ・る。
□そのtm回路は、ベースを一定電圧に保持した制御ト
ランジスタを脈流回路に直列に挿入したものであり、上
記制御トランジスタを介して負荷に電力を供給すること
によってレギュレーション特性を良<している。
ランジスタを脈流回路に直列に挿入したものであり、上
記制御トランジスタを介して負荷に電力を供給すること
によってレギュレーション特性を良<している。
かかる従来回路の具体例を第5図に示す。
同図において、1は電源トランス、2は整流回路、3は
制御トランジスタ、5は出力端子、6は平滑コンデンサ
、7は負荷、8はツェナーダイオードである。
制御トランジスタ、5は出力端子、6は平滑コンデンサ
、7は負荷、8はツェナーダイオードである。
このような電源回路において、制御トランジスタ3のコ
レクタへの入力電圧波形、出力端子5の出力電圧波形、
および制御トランジスタ3を流れる電流波形は、それぞ
れ第1図Aの実線、破線および同図Bの実線のようにな
る。
レクタへの入力電圧波形、出力端子5の出力電圧波形、
および制御トランジスタ3を流れる電流波形は、それぞ
れ第1図Aの実線、破線および同図Bの実線のようにな
る。
すなわち、波形立上り側の区間イでは制御トランジスタ
が完全なオンし、入力側に設けられる電源トランスなど
の内部インピーダンスによってコレクタ・エミッタ間電
圧が小さく押えられる。
が完全なオンし、入力側に設けられる電源トランスなど
の内部インピーダンスによってコレクタ・エミッタ間電
圧が小さく押えられる。
一方、区間イに続く区間口では、コレクタ電流が緩慢に
流れ、コレクタ・エミッタ間量圧も大きくなる。
流れ、コレクタ・エミッタ間量圧も大きくなる。
しかして、区間イでは制御トランジスタが完全にオンし
てコレクタ・エミッタ間電圧が小さく押えられるため制
御トランジスタの熱損失が小さいが、区間口ではコレク
タ電流が緩慢に流れてコレクタ・エミッタ間電圧も大き
くなるため、制御トランジスタの熱損失が非常に大きく
なる。
てコレクタ・エミッタ間電圧が小さく押えられるため制
御トランジスタの熱損失が小さいが、区間口ではコレク
タ電流が緩慢に流れてコレクタ・エミッタ間電圧も大き
くなるため、制御トランジスタの熱損失が非常に大きく
なる。
すなわち、従来の電源回路では、制御トランジスタの熱
損失が大きく、制御トランジスタの放熱板が大形化する
欠点を有する。
損失が大きく、制御トランジスタの放熱板が大形化する
欠点を有する。
この考案は上記の点に鑑みなされたもので、制御トラン
ジスタの熱損失が少なく、制御トランジスタの放熱板を
小さくし得る電源回路を提供することを目的とする。
ジスタの熱損失が少なく、制御トランジスタの放熱板を
小さくし得る電源回路を提供することを目的とする。
以下この考案の実施例を図面を参照して説明する。
第2図はこの考案の一実施例を示す回路図であり、この
図において、1は電源トランスで、その二次巻線に1よ
整流回路2が接続され、この整流回路2の負側出力は接
地される。
図において、1は電源トランスで、その二次巻線に1よ
整流回路2が接続され、この整流回路2の負側出力は接
地される。
整流回路2の正側出力はNPN形の制御トランジスタ3
のコレクタに接続され、この制御トランジスタ3のエミ
ッタは抵抗4を介して出力端子5に接続されるもので、
すなわち制御トランジスタ3は脈流回路に直列に挿入さ
れる。
のコレクタに接続され、この制御トランジスタ3のエミ
ッタは抵抗4を介して出力端子5に接続されるもので、
すなわち制御トランジスタ3は脈流回路に直列に挿入さ
れる。
なお、出力端子5と接地間には平滑用コンテ゛ンサ6お
よび負荷7が接続される。
よび負荷7が接続される。
制御トランジスタ3のベースには、基準用ツェナーダイ
オード8,9直列回路のカソード側が接続されており、
この基準用ツェナーダイオード8゜9直列回路のアノー
ド側は接地される。
オード8,9直列回路のカソード側が接続されており、
この基準用ツェナーダイオード8゜9直列回路のアノー
ド側は接地される。
また、制御トランジスタ3のコレクタ・ベース間に抵抗
10.11の直列回路が接続されており、抵抗10と1
1の分圧点aはNPN形のトランジスタ12のベースに
接続される。
10.11の直列回路が接続されており、抵抗10と1
1の分圧点aはNPN形のトランジスタ12のベースに
接続される。
このトランジスタ22はエミッタが制御トランジスタ3
のコレクタに接続されるとともに、コレクタが抵抗13
.14を直列に介して接地される。
のコレクタに接続されるとともに、コレクタが抵抗13
.14を直列に介して接地される。
また、抵抗13と14との分圧点すがNPN形のスイッ
チングトランジスタ15のベースに接続されており、こ
のスイッチングトランジスタ15はコレクタが基準用ツ
ェナーダイオード8と9との中間点Cに接続されるとと
もに、エミッタが接地される。
チングトランジスタ15のベースに接続されており、こ
のスイッチングトランジスタ15はコレクタが基準用ツ
ェナーダイオード8と9との中間点Cに接続されるとと
もに、エミッタが接地される。
次に、このように構成された電源回路の動作にってい説
明する。
明する。
この電源回路においては、脈流回路に挿入された制御ト
ランジスタ3を介して、電力が負荷7に供給される。
ランジスタ3を介して、電力が負荷7に供給される。
一方、抵抗10.11およびトランジスタ12は、制御
トランジスタ3のコレクタ・エミッタ間電圧を、制御ト
ランジスタ3のコレクタ・ベース間電圧により検出する
もので、コレクタ・エミッタ間電圧が大きくなった時、
トランジスタ12がオンする。
トランジスタ3のコレクタ・エミッタ間電圧を、制御ト
ランジスタ3のコレクタ・ベース間電圧により検出する
もので、コレクタ・エミッタ間電圧が大きくなった時、
トランジスタ12がオンする。
そして、このトランジスタ12がオンすると抵抗13と
14との分圧点すの電位が上昇するためスイッチングト
ランジスタ15がオンするもので、このスイッチングト
ランジスタ15がオンすると、基準用ツェナーダイオー
ド9が短絡されてベース電位が下り、逆バイアス状態と
なることにより制御トランジスタ3がオフする。
14との分圧点すの電位が上昇するためスイッチングト
ランジスタ15がオンするもので、このスイッチングト
ランジスタ15がオンすると、基準用ツェナーダイオー
ド9が短絡されてベース電位が下り、逆バイアス状態と
なることにより制御トランジスタ3がオフする。
したがって、この電源回路における制御トランジスタ3
のコレクタへの入力電圧波形、出力端子5の出力電圧波
形、および制御トランジスタ3を流れる電流波形を、そ
れぞれ第3図Aの実線、破線および同図Bの実線に示す
が、この場合は波形立上り側の区間イでは、従来と同様
に制御トランジスタ3が完全にオンして入力側の電源ト
ランス1などの内部インピーダンスなどによってコレク
タ・エミッタ間電圧が小さく押えられる。
のコレクタへの入力電圧波形、出力端子5の出力電圧波
形、および制御トランジスタ3を流れる電流波形を、そ
れぞれ第3図Aの実線、破線および同図Bの実線に示す
が、この場合は波形立上り側の区間イでは、従来と同様
に制御トランジスタ3が完全にオンして入力側の電源ト
ランス1などの内部インピーダンスなどによってコレク
タ・エミッタ間電圧が小さく押えられる。
一方、従来コレクタ電流が緩慢に流れてコレクタ・エミ
ッタ間電圧も大きくなる区間口では、この電源回路にお
いては、制御トランジスタ3がオフし、電流が零となる
。
ッタ間電圧も大きくなる区間口では、この電源回路にお
いては、制御トランジスタ3がオフし、電流が零となる
。
したがって、このような電源回路によれば、効率のよい
部分だけ制御トランジスタ3を動作させて、他は制御ト
ランジスタ3をオフ状態としているので、この制御トラ
ンジスタ3の熱損失が少なく、制御トランジスタ3の放
熱板を小さくし得る。
部分だけ制御トランジスタ3を動作させて、他は制御ト
ランジスタ3をオフ状態としているので、この制御トラ
ンジスタ3の熱損失が少なく、制御トランジスタ3の放
熱板を小さくし得る。
なお、上記実施例では、制御トランジスタ3のコレクタ
・エミッタ間電圧を、コレクタ・ベース間電圧により検
出するものであるが、コレクタ・エミッタ間電圧を直接
検出する場合には、第4図の他の実施例に示す回路図と
なる。
・エミッタ間電圧を、コレクタ・ベース間電圧により検
出するものであるが、コレクタ・エミッタ間電圧を直接
検出する場合には、第4図の他の実施例に示す回路図と
なる。
すなわち、制御トランジスタ3のコレクタ・エミッタ間
に抵抗10’、 11’の直列回路を接続し、この抵抗
10’と11′との分圧点a′をトランジスタ12のベ
ースに接続するようにする。
に抵抗10’、 11’の直列回路を接続し、この抵抗
10’と11′との分圧点a′をトランジスタ12のベ
ースに接続するようにする。
なお、この他の実施例においては、制御トランジスタ3
のコレクタ・ベース間に抵抗16を接続して、この抵抗
16を介して基準用ツェナーダイオード8,9に電流を
流すようにする。
のコレクタ・ベース間に抵抗16を接続して、この抵抗
16を介して基準用ツェナーダイオード8,9に電流を
流すようにする。
以上詳述したように、この考案によれば、制御トランジ
スタの熱損失が少なく、制御トランジスタの放熱板を小
さくし得る電源回路を提供できる。
スタの熱損失が少なく、制御トランジスタの放熱板を小
さくし得る電源回路を提供できる。
第1図AおよびBは従来の電源回路における制御トラン
ジスタの入出力電圧波形および制御トランジスタに流れ
る電流波形図、第2図はこの考案による電源回路の一実
施例を示す回路図、第3図AおよびBは上記一実施例の
電源回路における制御トランジスタの入出力電圧波形お
よび制御トランジスタに流れる電流波形図、第4図はこ
の考案の他の実施例を示す回路図である。 第5図は従来の電源回路の具体例である。 3・・・制御トランジスタ、8,9・・・基準用ツェナ
ーダイオード、10.11.10’、 11’・・・抵
抗、12・・・トランジスタ、15・・・スイッチング
トランジスタ。
ジスタの入出力電圧波形および制御トランジスタに流れ
る電流波形図、第2図はこの考案による電源回路の一実
施例を示す回路図、第3図AおよびBは上記一実施例の
電源回路における制御トランジスタの入出力電圧波形お
よび制御トランジスタに流れる電流波形図、第4図はこ
の考案の他の実施例を示す回路図である。 第5図は従来の電源回路の具体例である。 3・・・制御トランジスタ、8,9・・・基準用ツェナ
ーダイオード、10.11.10’、 11’・・・抵
抗、12・・・トランジスタ、15・・・スイッチング
トランジスタ。
Claims (1)
- 脈流回路に直列に挿入された制御トランジスタと、この
制御トランジスタのベースに接続された基準用ツェナー
ダイオードと、上記制御トランジスタのコレクタ・エミ
ッタ間電圧を検出する手段と、この検出手段により制御
されて上記ツェナーダイオードを短絡するスイッチング
トランジスタとを具備することを特徴とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10048177U JPS5914824Y2 (ja) | 1977-07-27 | 1977-07-27 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10048177U JPS5914824Y2 (ja) | 1977-07-27 | 1977-07-27 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5428310U JPS5428310U (ja) | 1979-02-24 |
| JPS5914824Y2 true JPS5914824Y2 (ja) | 1984-05-01 |
Family
ID=29038217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10048177U Expired JPS5914824Y2 (ja) | 1977-07-27 | 1977-07-27 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914824Y2 (ja) |
-
1977
- 1977-07-27 JP JP10048177U patent/JPS5914824Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5428310U (ja) | 1979-02-24 |
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