JPS6027162A - 相補形ｍｏｓ集積回路装置 - Google Patents
相補形ｍｏｓ集積回路装置Info
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- JPS6027162A JPS6027162A JP58137100A JP13710083A JPS6027162A JP S6027162 A JPS6027162 A JP S6027162A JP 58137100 A JP58137100 A JP 58137100A JP 13710083 A JP13710083 A JP 13710083A JP S6027162 A JPS6027162 A JP S6027162A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術〕
この発明は相補形ＭＯ８（Ｇ！ＭＯ８）集積回路装置（
ＩＣ）に係り、特にそのラッチアップ現象を防止するた
めの改良に関するものである。
ＩＣ）に係り、特にそのラッチアップ現象を防止するた
めの改良に関するものである。
ｃｍｉ：＋ｓ ＩＣは消費電力が少なく、動作電源電圧
の範囲が広いなどの利点をもっているので、近年急速に
広く利用されるようになった。
の範囲が広いなどの利点をもっているので、近年急速に
広く利用されるようになった。
第１図は０Ｍ０８回路の最小単位を示す回路図である。
図において、ＡはｐチャネルＭＯＳトランジスタ（ｐ−
ＭＯ８Ｔ）で、ｌｌ）はそのソース、（２）はトレイン
である。ＢはｎチャネルＭＯ８）ランジスタ（ｎ−ＭＯ
ＥＩＴ）で、（３）はそのソース、（４）はドレインで
ある。この回路ではｐ−ＭＯ８ＴＡのソースｉｌｌが第
１の電源端子■ＤＤに、ｎ−ＭＯ８Ｔ Ｂのソース（３
）が第２の電源端子Ｖｓｓに接続され、両ＭＯ８Ｔ Ａ
、 Ｂのゲートは共通に入力端子１．Ｎに、ｐ−ＭＯ８
ＴＡのドレイン（２）とｎ’−ＭＯ８Ｔのドレイン（４
）とは共通に出力端子ＯＵＴに接続されている。
ＭＯ８Ｔ）で、ｌｌ）はそのソース、（２）はトレイン
である。ＢはｎチャネルＭＯ８）ランジスタ（ｎ−ＭＯ
ＥＩＴ）で、（３）はそのソース、（４）はドレインで
ある。この回路ではｐ−ＭＯ８ＴＡのソースｉｌｌが第
１の電源端子■ＤＤに、ｎ−ＭＯ８Ｔ Ｂのソース（３
）が第２の電源端子Ｖｓｓに接続され、両ＭＯ８Ｔ Ａ
、 Ｂのゲートは共通に入力端子１．Ｎに、ｐ−ＭＯ８
ＴＡのドレイン（２）とｎ’−ＭＯ８Ｔのドレイン（４
）とは共通に出力端子ＯＵＴに接続されている。
第２図は第１図の回路を実際に構成したＣ！ＭＯ８工Ｃ
の構造を示す断面図で、（６）はｎ−形半導体基板、（
６）はｎ−ＭＯ８Ｔ Ｂを形成するためのｐ−形アイラ
ンド、（７）は第１の電源端子■、を引出すためのｎ＋
形コンタクト層、（８）は第２の電源端子■８ｓを引出
すためのｐ形コンタクト層、（９）は絶縁層、（１０）
はｐ−Ｍ’０８ＴＡのソース電極、（１１）はｐ−ＭＯ
Ｓ、ＴＡのゲート電極、（１２）は同じくドレイン電極
、（１３１、０４）および（１５）はそれぞれｎ−ＭＯ
８Ｔ Ｂのドレイン、ゲートおよびソース電極である。
の構造を示す断面図で、（６）はｎ−形半導体基板、（
６）はｎ−ＭＯ８Ｔ Ｂを形成するためのｐ−形アイラ
ンド、（７）は第１の電源端子■、を引出すためのｎ＋
形コンタクト層、（８）は第２の電源端子■８ｓを引出
すためのｐ形コンタクト層、（９）は絶縁層、（１０）
はｐ−Ｍ’０８ＴＡのソース電極、（１１）はｐ−ＭＯ
Ｓ、ＴＡのゲート電極、（１２）は同じくドレイン電極
、（１３１、０４）および（１５）はそれぞれｎ−ＭＯ
８Ｔ Ｂのドレイン、ゲートおよびソース電極である。
ところで、このＣＭＯ８工Ｃでは図に破線で示すような
寄生バイポーラトランジスタＴ 、Ｔ 、Ｔｒｌ ｒ２
ｒ３ およびＴｒ４並びに寄生抵抗Ｒ，，Ｒ３，Ｒ５およびＲ
６が存在する。Ｔｒｌはｐ−ＭＯ８Ｔ Ａのｐ＋形ンー
スｆｉｌとｎ−形基板（５）とｐ−形アイランド（６）
との間に形成されるｐｎｐ トランジスタ、Ｔｒ２はｐ
−ＭＯ８Ｔ Ａのｐ＋形ドレイン（２）とｎ−形基板（
５）とｐ−形アイランド（６）との間に形成されるｐｎ
ｐ トランジスタ、Ｔｒ３はｎ−ＭＯ８ＴＢのｎ形ンー
ス（３）とｐ−形アイランド（６）とｎ−形基板（５）
との間に形成されるｎｐｎトランジスタ、Ｔｒ４はｎ−
ＭＯ８Ｔ Ｂのｎ 形トレイン（４）とｐ−形アイラン
ド（６）とｎ−形基板（５）との間に形成されるｎｐｎ
）ランジスタである。咬だ、Ｒ１はｐ−ＭＯＥＩＴ
Ａのｐ＋形ンース領域ｉｌｌ内の抵抗、Ｒ３はｎ−ＭＯ
８Ｔ Ｂのｎ＋形ソース領域（３）内の抵抗、Ｒ５はｎ
−形基板（６）内の第１の電源端子■ＤＤに到る抵抗、
Ｒ６はｐ−形アイランド（６）内の第２の電源端子ｖｓ
ｓに到るまでの抵抗である。第３図は第２図に破線で示
した寄生素子による寄生回路のみを示す回路図である。
寄生バイポーラトランジスタＴ 、Ｔ 、Ｔｒｌ ｒ２
ｒ３ およびＴｒ４並びに寄生抵抗Ｒ，，Ｒ３，Ｒ５およびＲ
６が存在する。Ｔｒｌはｐ−ＭＯ８Ｔ Ａのｐ＋形ンー
スｆｉｌとｎ−形基板（５）とｐ−形アイランド（６）
との間に形成されるｐｎｐ トランジスタ、Ｔｒ２はｐ
−ＭＯ８Ｔ Ａのｐ＋形ドレイン（２）とｎ−形基板（
５）とｐ−形アイランド（６）との間に形成されるｐｎ
ｐ トランジスタ、Ｔｒ３はｎ−ＭＯ８ＴＢのｎ形ンー
ス（３）とｐ−形アイランド（６）とｎ−形基板（５）
との間に形成されるｎｐｎトランジスタ、Ｔｒ４はｎ−
ＭＯ８Ｔ Ｂのｎ 形トレイン（４）とｐ−形アイラン
ド（６）とｎ−形基板（５）との間に形成されるｎｐｎ
）ランジスタである。咬だ、Ｒ１はｐ−ＭＯＥＩＴ
Ａのｐ＋形ンース領域ｉｌｌ内の抵抗、Ｒ３はｎ−ＭＯ
８Ｔ Ｂのｎ＋形ソース領域（３）内の抵抗、Ｒ５はｎ
−形基板（６）内の第１の電源端子■ＤＤに到る抵抗、
Ｒ６はｐ−形アイランド（６）内の第２の電源端子ｖｓ
ｓに到るまでの抵抗である。第３図は第２図に破線で示
した寄生素子による寄生回路のみを示す回路図である。
次に、第２図および第３図を用いてラッチアップ現象の
動作を説明する。いま、出力端子０ＬＩＴに負のサージ
電圧が印加されると、ｐ″′形アイランド（６）とｎ−
ＭＯ８ＴＢのｎ形トレイン（４）との間に順方向電流が
流れ、これによって、ｎｐｎトランジスタＴｒ４が導通
状態になり、ｎ−形基板（５）がらｎ−ＭＯ８Ｔ Ｂの
ｎ形トレイン（４）に向けてｎｐｎ ）ランジスタＴｒ
４の増幅率ｈＦＥ４で増幅された電流が流れ、この電流
は電源端子ｖＤＤから抵抗Ｒ５を介して供給される。そ
こで、この電流によってｐｎｐ ｌ’ランジスタＴｒ、
のベース・エミッタ間が順バイアスされ、このｐｎｐト
ランジスタＴｒｌは導通し、電流が電源端子■。。
動作を説明する。いま、出力端子０ＬＩＴに負のサージ
電圧が印加されると、ｐ″′形アイランド（６）とｎ−
ＭＯ８ＴＢのｎ形トレイン（４）との間に順方向電流が
流れ、これによって、ｎｐｎトランジスタＴｒ４が導通
状態になり、ｎ−形基板（５）がらｎ−ＭＯ８Ｔ Ｂの
ｎ形トレイン（４）に向けてｎｐｎ ）ランジスタＴｒ
４の増幅率ｈＦＥ４で増幅された電流が流れ、この電流
は電源端子ｖＤＤから抵抗Ｒ５を介して供給される。そ
こで、この電流によってｐｎｐ ｌ’ランジスタＴｒ、
のベース・エミッタ間が順バイアスされ、このｐｎｐト
ランジスタＴｒｌは導通し、電流が電源端子■。。
から抵抗Ｒ１，ｐｎｐトランジスタＴｒ１及び抵抗Ｒ６
を通して電源端子■Ｓ８へ流れる。これによって、更に
ｎｐｎ ）ランジスタＴｒ３が順バイアスされ、ｐｎｐ
トランジスタＴｒ１のベース電流を引くので、上述の出
力端子ＯＵＴへのサージ入力がなくなってもｐｎｐトラ
ンジスタＴ□とｎｐｎ、）ランジスタＴｒ３とによるサ
イリスタ構成によって電源端子ｖＤＤ −■ＳＳ間に大
きな電流が流れつづけ、素子を破壊に到らしめる。
を通して電源端子■Ｓ８へ流れる。これによって、更に
ｎｐｎ ）ランジスタＴｒ３が順バイアスされ、ｐｎｐ
トランジスタＴｒ１のベース電流を引くので、上述の出
力端子ＯＵＴへのサージ入力がなくなってもｐｎｐトラ
ンジスタＴ□とｎｐｎ、）ランジスタＴｒ３とによるサ
イリスタ構成によって電源端子ｖＤＤ −■ＳＳ間に大
きな電流が流れつづけ、素子を破壊に到らしめる。
同様に、出力端子ＯＵＴに正のサージ電圧が印加される
と、ｐ−ＭＯＥ３’Ｔ Ａのｐ＋形ドレイン（２）とｎ
−形基板（５）との間に順方向電流が流れ、Ｓれによっ
てｐｎｐトランジスタＴｒ２が導通状態になりｐ−形ア
イランド（６）からｐ−ＭＯ８Ｔ Ａ （’） ｐ＋形
ドレイン（２）ニ向けてｐｎｐトランジスタＴｒ２の増
幅率ｈＦＢ□で増幅された電流が抵抗Ｒ６を通し電源端
子ｖＳ８へ流れる。そこで、この電流によってｎｐｎｌ
−ランジスタＴｒ３のベース・エミッタ間が順バイアス
され、このｎｐｎトランジスタＴｒ３＆ｊ導通し、電流
が電源端子Ｖ がＤ ら抵抗Ｒ５＋ ｎｌ）ｎ トランジスタＴｒ３及び抵抗
Ｒ３を通して電源端子■ｓｓへ流れる。これによって、
更にＩ）ｎｐ）ランジスタＴｒ１が順バイアスされ、ｎ
ｐｎトランジスタＴｒ３のベース電流を供給するので、
上述の出力端子ＯＵＴへのサージ入力がなくなっても１
）ｎｌ） ）ランジスタＴｒｌとｎｐｎ ）ランジスタ
・Ｔｒ３とによるサイリスタ構成によって電源端子Ｖ
−■ｓｓ間に大きな電流が流れつづけ、素子を破壊に至
らしめる。 ゛４ 以上のように０ＭＯ８ＩＣでは寄生バイポーラトランジ
スタをその構造上避けることができず、ラッチアップ現
象が大きな問題であった。
と、ｐ−ＭＯＥ３’Ｔ Ａのｐ＋形ドレイン（２）とｎ
−形基板（５）との間に順方向電流が流れ、Ｓれによっ
てｐｎｐトランジスタＴｒ２が導通状態になりｐ−形ア
イランド（６）からｐ−ＭＯ８Ｔ Ａ （’） ｐ＋形
ドレイン（２）ニ向けてｐｎｐトランジスタＴｒ２の増
幅率ｈＦＢ□で増幅された電流が抵抗Ｒ６を通し電源端
子ｖＳ８へ流れる。そこで、この電流によってｎｐｎｌ
−ランジスタＴｒ３のベース・エミッタ間が順バイアス
され、このｎｐｎトランジスタＴｒ３＆ｊ導通し、電流
が電源端子Ｖ がＤ ら抵抗Ｒ５＋ ｎｌ）ｎ トランジスタＴｒ３及び抵抗
Ｒ３を通して電源端子■ｓｓへ流れる。これによって、
更にＩ）ｎｐ）ランジスタＴｒ１が順バイアスされ、ｎ
ｐｎトランジスタＴｒ３のベース電流を供給するので、
上述の出力端子ＯＵＴへのサージ入力がなくなっても１
）ｎｌ） ）ランジスタＴｒｌとｎｐｎ ）ランジスタ
・Ｔｒ３とによるサイリスタ構成によって電源端子Ｖ
−■ｓｓ間に大きな電流が流れつづけ、素子を破壊に至
らしめる。 ゛４ 以上のように０ＭＯ８ＩＣでは寄生バイポーラトランジ
スタをその構造上避けることができず、ラッチアップ現
象が大きな問題であった。
最近では、第４図のよりＱこ高不純物濃度ｎ＋形半導体
基板（１６）の上に、ｎ−形層（６）をエピタキシャル
成長させ、このｎ−形層（６）にｐ−形アイランド（６
）を作る構造にすることによってラッチアップ現象を防
ぐ方法をとっている。これは半導体基板の不純物濃度を
大きくすることによって、寄生のバイポーラのｐｎｐト
ランジスタＴ 、Ｔ のベース不Ｍ物ｒｌ ｒ２ 濃度を上げ、ベース中でキャリアをできるだけ多く再結
合させることにより、ｐｎｐ ）ランジスタＴｒ１、Ｔ
ｒ□の増幅率り、２を低くしラッチアップ耐量が大きく
なる効果をねらったものである。
基板（１６）の上に、ｎ−形層（６）をエピタキシャル
成長させ、このｎ−形層（６）にｐ−形アイランド（６
）を作る構造にすることによってラッチアップ現象を防
ぐ方法をとっている。これは半導体基板の不純物濃度を
大きくすることによって、寄生のバイポーラのｐｎｐト
ランジスタＴ 、Ｔ のベース不Ｍ物ｒｌ ｒ２ 濃度を上げ、ベース中でキャリアをできるだけ多く再結
合させることにより、ｐｎｐ ）ランジスタＴｒ１、Ｔ
ｒ□の増幅率り、２を低くしラッチアップ耐量が大きく
なる効果をねらったものである。
しかし、第４図に示す構造にすると、ｐｎｐ ）ランジ
スタＴｒｌ ’ Ｔｒ２の増幅率ｈＦＲを低くしラッチ
アップ耐量を大きくすることはできるが、高不純物濃度
ｎ＋＋半導体基板（１６）上に、不純物濃度の低いｎ−
膨拡散層（５）を形成しているので、高不純物濃度のｎ
＋形層が浮き上がりｐ−膨拡散層のアイランド（６）に
ぶつかってしまい、アイランドと基板との間の耐圧が低
下するという問題が生じる。また、寄生のｐｎｐ ）ラ
ンジスタ”ｒｌ ’ Ｔｒ２の増幅率ｈＦＫは低下する
かわり、ｎｐｎ ）ランジスタは高不純物濃度のｎ＋形
層が浮き上がるのでベース長が短くなり、増幅ｇｈＦ、
は逆に増加することになり問題を生じている。
スタＴｒｌ ’ Ｔｒ２の増幅率ｈＦＲを低くしラッチ
アップ耐量を大きくすることはできるが、高不純物濃度
ｎ＋＋半導体基板（１６）上に、不純物濃度の低いｎ−
膨拡散層（５）を形成しているので、高不純物濃度のｎ
＋形層が浮き上がりｐ−膨拡散層のアイランド（６）に
ぶつかってしまい、アイランドと基板との間の耐圧が低
下するという問題が生じる。また、寄生のｐｎｐ ）ラ
ンジスタ”ｒｌ ’ Ｔｒ２の増幅率ｈＦＫは低下する
かわり、ｎｐｎ ）ランジスタは高不純物濃度のｎ＋形
層が浮き上がるのでベース長が短くなり、増幅ｇｈＦ、
は逆に増加することになり問題を生じている。
また、高不純物濃度のｎ＋形層が浮へ上ってもｐ−形ア
イランド（６）にぶつつからないくらい゛の厚さにｎ−
形層（５）をエピタキシャル成長させると、今度はｐｎ
ｐトランジスタＴｒ３ ’ Ｔｒ２において、電流が、
ｐ＋形領領域＋１ 、 （２１−ｎ−形層（５）−ｐ−
形アイランド（６）を通る経路と、ｐ＋形領域ＩＩ）
、 （２１−ｎ＋形基板（ＩＧ＋ −ｐ−形アイランド
（６）を通る経路とのうち、前者のｐ４形頒域（１）。
イランド（６）にぶつつからないくらい゛の厚さにｎ−
形層（５）をエピタキシャル成長させると、今度はｐｎ
ｐトランジスタＴｒ３ ’ Ｔｒ２において、電流が、
ｐ＋形領領域＋１ 、 （２１−ｎ−形層（５）−ｐ−
形アイランド（６）を通る経路と、ｐ＋形領域ＩＩ）
、 （２１−ｎ＋形基板（ＩＧ＋ −ｐ−形アイランド
（６）を通る経路とのうち、前者のｐ４形頒域（１）。
（２１−ｎ−形層（５１−ｐ−形アイランド（Ｉｌｉｌ
の経路を通る割合が多くなり、その分たけｐｎｐ ）ラ
ンジスタの増幅率ｈＦＥが増加することになる。
の経路を通る割合が多くなり、その分たけｐｎｐ ）ラ
ンジスタの増幅率ｈＦＥが増加することになる。
この発明は以上のような点に鑑みてなされたもので、ア
イランドの形成部分を避けて基板内に基板と同じ導↑ｌ
ｊ形の高不純物濃度の埋込み丹ンを形成して基板とアイ
ランドとの間の耐圧を低下させることなく、寄生バイポ
ーラトランジスタの増幅率ｈＦ８が低くなるようにする
ことによって、ラッチアップ耐量の大きい０ＭＯ８ＩＣ
を提供するものである。
イランドの形成部分を避けて基板内に基板と同じ導↑ｌ
ｊ形の高不純物濃度の埋込み丹ンを形成して基板とアイ
ランドとの間の耐圧を低下させることなく、寄生バイポ
ーラトランジスタの増幅率ｈＦ８が低くなるようにする
ことによって、ラッチアップ耐量の大きい０ＭＯ８ＩＣ
を提供するものである。
第５図はこの発明の一実施例の構造を示す断面図で、ｎ
形基板を用いた例である。第２図〜第４図の従来例と同
一符号は同等部分を示し、その説明を省略する。すなわ
ち、この実施例では、ｐ−形アイランド（６）の直下部
を避けてｎ−形基板（５）内に高不純物濃度のｎ＋形埋
込み層θηを形成し、このｎ＋形埋込み層（＋７）ノ上
ノｎ−形基板（５）内ニｐ−ＭＯ８ＴＡを形成する領域
以外の部分にｎ＋形拡散領域（１８）をｐ−ＭＯ８Ｔ
Ａのソース（１）、ドレイン（２）より深く形成した以
外は第２図の従来例と同一である。
形基板を用いた例である。第２図〜第４図の従来例と同
一符号は同等部分を示し、その説明を省略する。すなわ
ち、この実施例では、ｐ−形アイランド（６）の直下部
を避けてｎ−形基板（５）内に高不純物濃度のｎ＋形埋
込み層θηを形成し、このｎ＋形埋込み層（＋７）ノ上
ノｎ−形基板（５）内ニｐ−ＭＯ８ＴＡを形成する領域
以外の部分にｎ＋形拡散領域（１８）をｐ−ＭＯ８Ｔ
Ａのソース（１）、ドレイン（２）より深く形成した以
外は第２図の従来例と同一である。
次に、第５図について、従来の回路に比して改良された
ｎ＋形埋込み層（＋７）とｎ＋形拡散領域（１８）との
効果について説明する。先に説明したように、出力端子
ＯＵＴに正のサージ電圧が印加されたときに、ｐｎｐ）
ランジスタＴｒ□のコレクタに流れる電流が大きい（す
なわちｐｎｐ ）ランジスタＴｒ□の増幅率ｈＰＥ２が
大きい）とｎｐｎ トランジスタＴｒ３のベース電流が
大きくなりラッチアップ状態に突入するのでちるが、こ
の実施例のようにｎ＋形埋込み層０７）をｐ−形アイラ
ンド（６）に接しない様に設けると、ｐｎｐ ）ランジ
スタＴｒ４．Ｔｒ２のベース不純物濃度が大きくなるの
でベース中でキャリアカζ再結合する数が増加し、その
分流れる電流が少なくなり増幅率ｈ１ヨが低下し、ラッ
チアップ耐量が大きくなる０ また、ｎ＋形埋込み層θηがらｎ＋形層が浮き上がって
も、ｐ−形アイランド（６）にぶつからないので、アイ
ランド（６）と基板（５）との間の耐圧は低下すること
なく、またｎｐｎ トランジスタＴ 、Ｔ のべ−ｒ３
ｒ４ ス長も変化しないので、増幅率ｈＦＥが増加することは
ない。
ｎ＋形埋込み層（＋７）とｎ＋形拡散領域（１８）との
効果について説明する。先に説明したように、出力端子
ＯＵＴに正のサージ電圧が印加されたときに、ｐｎｐ）
ランジスタＴｒ□のコレクタに流れる電流が大きい（す
なわちｐｎｐ ）ランジスタＴｒ□の増幅率ｈＰＥ２が
大きい）とｎｐｎ トランジスタＴｒ３のベース電流が
大きくなりラッチアップ状態に突入するのでちるが、こ
の実施例のようにｎ＋形埋込み層０７）をｐ−形アイラ
ンド（６）に接しない様に設けると、ｐｎｐ ）ランジ
スタＴｒ４．Ｔｒ２のベース不純物濃度が大きくなるの
でベース中でキャリアカζ再結合する数が増加し、その
分流れる電流が少なくなり増幅率ｈ１ヨが低下し、ラッ
チアップ耐量が大きくなる０ また、ｎ＋形埋込み層θηがらｎ＋形層が浮き上がって
も、ｐ−形アイランド（６）にぶつからないので、アイ
ランド（６）と基板（５）との間の耐圧は低下すること
なく、またｎｐｎ トランジスタＴ 、Ｔ のべ−ｒ３
ｒ４ ス長も変化しないので、増幅率ｈＦＥが増加することは
ない。
ｎ″゛形埋込み層（１ηはｎ＋形拡散領域（１８１で出
力端子ＯＵＴにつながっているので、ただ単にｎ＋形通
込み層（１７１だけの場合よりキャリアが再結合しゃす
くなり、その分たけ増幅率ｈＦｇは低下する。
力端子ＯＵＴにつながっているので、ただ単にｎ＋形通
込み層（１７１だけの場合よりキャリアが再結合しゃす
くなり、その分たけ増幅率ｈＦｇは低下する。
またｎ＋形拡散領域（１８）により抵抗Ｒ５の値が非常
に小さくなるのでｐｎｐ ）ランジスタＴｒｌが導逃し
にくくなる。
に小さくなるのでｐｎｐ ）ランジスタＴｒｌが導逃し
にくくなる。
また、上記実施例ではｎ＋形拡散領域（国をｎ＋形埋込
み層θ乃に接触させた場合について説明したが、。
み層θ乃に接触させた場合について説明したが、。
■１＋形拡散領域（１８）がｎ＋形埋込み層０７１と接
触しなくても十分効果がある。
触しなくても十分効果がある。
また、上記実施例ではｎ−形半導体基板にｐ−形アイラ
ンドを形成したＣＭＯ８工Ｃにｎ＋形拡散領域の埋込み
層を作った場合について説明したが、導電形が逆の場合
すなわち、ｐ−形半導体基板にｎ−形アイランドを形成
した（！ＭＯＥＩ工Ｃにｐ形埋込み層を作り、この埋込
み層上のＭＯＳトランジスタのソースに接してこれとと
もに一方の電源に接続されるｐ＋形拡散領域をそのＭＯ
Ｓ ）ランジスタのソース・ドレインより深く設けた場
合も上記実施例と同様の効果を奏する。
ンドを形成したＣＭＯ８工Ｃにｎ＋形拡散領域の埋込み
層を作った場合について説明したが、導電形が逆の場合
すなわち、ｐ−形半導体基板にｎ−形アイランドを形成
した（！ＭＯＥＩ工Ｃにｐ形埋込み層を作り、この埋込
み層上のＭＯＳトランジスタのソースに接してこれとと
もに一方の電源に接続されるｐ＋形拡散領域をそのＭＯ
Ｓ ）ランジスタのソース・ドレインより深く設けた場
合も上記実施例と同様の効果を奏する。
以上詳述したように、この発明になるＣＭＱＢ ＩＣで
は半導体基板と同じ導電形で不純物濃度の高い埋込み層
をアイランドに接することのないように設け、この埋込
み層上のＭＯＳ トランジスタのソーースに接してこれ
とともに一方の電源に接続され、埋込み層と同じ導電形
で半導体基板よりも不純物濃近が高い拡散領域をそのＭ
ＯＳ ）ランジスタのソース・ドレインより深く形成し
たので、基枦とアイランドとの間の耐圧を下けることな
く′、ラッチアップ現象の原因となる畜生バイポーラト
ランジスタのｈＦｌを下げラッチアップ耐釦［を向上で
きる。
は半導体基板と同じ導電形で不純物濃度の高い埋込み層
をアイランドに接することのないように設け、この埋込
み層上のＭＯＳ トランジスタのソーースに接してこれ
とともに一方の電源に接続され、埋込み層と同じ導電形
で半導体基板よりも不純物濃近が高い拡散領域をそのＭ
ＯＳ ）ランジスタのソース・ドレインより深く形成し
たので、基枦とアイランドとの間の耐圧を下けることな
く′、ラッチアップ現象の原因となる畜生バイポーラト
ランジスタのｈＦｌを下げラッチアップ耐釦［を向上で
きる。
第１図はＣλ４０８回路の最小即８位を示す回路図、第
２図は第１図の回路を実際に構成した従来の０ＭＯ８工
（！の構造を寄生素子とともに示ずＩｉ５’を面図、第
３図は第２図の従来例Ｇこおける畜生素子による寄生回
路を示す回路図、第４図ＧＪラッチアンプ防止の、ため
の改良を行なった従来例を寄生素子とともに示す断面図
、第５図はこの発明の一実施例の構造を寄生素子ととも
に示す断面図である。 図において、Ａはｐ（ｔたけｎ）チャネルＭＯＳトラン
ジスタ、Ｂはｎ（−！たはｐ）チＡネルλ＋ ＯＳトラ
ンジスタ、ｉｌｌはｐ（またはＱ）−ＭＯＳ実のソース
拡散領域、（５）はｎ （−またはｐ）形半ＮＪｇ−基
板、（６）はｐ（またはｎ）形アイランド、０ηはｎ（
またはｐ）形の高不純物濃度の埋込み層、（Ｉ８）はｎ
（またＧ；Ｉｐ ）形の高濃度不純物拡散層である。 なお、図中同一符号は同一または相当部分を示す。 代理人 大岩増雄
２図は第１図の回路を実際に構成した従来の０ＭＯ８工
（！の構造を寄生素子とともに示ずＩｉ５’を面図、第
３図は第２図の従来例Ｇこおける畜生素子による寄生回
路を示す回路図、第４図ＧＪラッチアンプ防止の、ため
の改良を行なった従来例を寄生素子とともに示す断面図
、第５図はこの発明の一実施例の構造を寄生素子ととも
に示す断面図である。 図において、Ａはｐ（ｔたけｎ）チャネルＭＯＳトラン
ジスタ、Ｂはｎ（−！たはｐ）チＡネルλ＋ ＯＳトラ
ンジスタ、ｉｌｌはｐ（またはＱ）−ＭＯＳ実のソース
拡散領域、（５）はｎ （−またはｐ）形半ＮＪｇ−基
板、（６）はｐ（またはｎ）形アイランド、０ηはｎ（
またはｐ）形の高不純物濃度の埋込み層、（Ｉ８）はｎ
（またＧ；Ｉｐ ）形の高濃度不純物拡散層である。 なお、図中同一符号は同一または相当部分を示す。 代理人 大岩増雄
Claims (1)
- 【特許請求の範囲】 ｆｌｌ’ｎ（またはｐ）形の半導体基板内の一方の主面
側にｐ（またはｎ）形のアイランドを形成し、上記半導
体基板の上記アイランドが形成されていない部分の上記
主面部にｐ（ｉたはｎ）チャネルＭＯ８）ランジスタを
、上記アイランドの上記主面部にｎ（またはｐ）チャネ
ルＭＯ８）ランジスタを形成し、これらのｐ（またはｎ
）チャネルＭＯＳトランジスタとｎ（またはｐ）チャネ
ルトランジスタとを直列に接続してなるものにおいて、
上記半導体基板内の上記アイランドの形成領域およびそ
の直下部分を避けて上記ｐ（またはｎ）チャネルＭＯ８
）ランジスタの形成領域の直下部分に上記アイランドと
接することのないようにｎ（またはｐ）形の高不純物濃
度の埋込み屑を形成し、上記ｐ（またはｎ）チャネルＭ
Ｏ８）ランジスタのソース拡散領域に接してこれと共通
に電源に接続されるｎ（またはｐ）形の高濃度不純物拡
散層を上記ソース拡散領域よりも深く形成したことを特
徴とする相補形ＭＯ８集積回路装置。 （２１’ｎ（またはｐ）形の高濃度不純物拡散層がｎ（
またはｐ）形の高不純物濃度の埋込み層につながって形
成されたことを特徴とする特許請求の範囲第１項記載の
相補形ＭＯ８集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137100A JPS6027162A (ja) | 1983-07-25 | 1983-07-25 | 相補形ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137100A JPS6027162A (ja) | 1983-07-25 | 1983-07-25 | 相補形ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027162A true JPS6027162A (ja) | 1985-02-12 |
Family
ID=15190854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137100A Pending JPS6027162A (ja) | 1983-07-25 | 1983-07-25 | 相補形ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027162A (ja) |
-
1983
- 1983-07-25 JP JP58137100A patent/JPS6027162A/ja active Pending
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