JPS611046A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS611046A JPS611046A JP59124089A JP12408984A JPS611046A JP S611046 A JPS611046 A JP S611046A JP 59124089 A JP59124089 A JP 59124089A JP 12408984 A JP12408984 A JP 12408984A JP S611046 A JPS611046 A JP S611046A
- Authority
- JP
- Japan
- Prior art keywords
- type
- island
- current
- substrate
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路装置に関し、特に相補形Ｍ
ＯＳ集積回路装置（以下ＣｌｌｌＯ５ＩＣと略称する）
の改良に係るものである。
ＯＳ集積回路装置（以下ＣｌｌｌＯ５ＩＣと略称する）
の改良に係るものである。
一般的に０ＭＯ９ＩＣは、同一基板上にＰチャネルＭＯ
Ｓ トランジスタ（以下ＰＭＯ５Ｔと略称する）と、Ｎ
チャネルＭＯＳ トランジスタ（以下ＮＨＯ３Ｔと略称
する）が形成されているために、これらを構成している
Ｐ形およびＮ膨拡散層の間に寄生バイポーラトランジス
タが形成されると共に、これらのトランジスタがサイリ
スタを構成して、こ〜にいわゆる。ラッチアップと呼ば
れる０ＭＯ３ＩＣ独特の不具合な現象を生ずることにな
り、結果的に ＩＣを破壊に至らしめるという欠点を有
している。
Ｓ トランジスタ（以下ＰＭＯ５Ｔと略称する）と、Ｎ
チャネルＭＯＳ トランジスタ（以下ＮＨＯ３Ｔと略称
する）が形成されているために、これらを構成している
Ｐ形およびＮ膨拡散層の間に寄生バイポーラトランジス
タが形成されると共に、これらのトランジスタがサイリ
スタを構成して、こ〜にいわゆる。ラッチアップと呼ば
れる０ＭＯ３ＩＣ独特の不具合な現象を生ずることにな
り、結果的に ＩＣを破壊に至らしめるという欠点を有
している。
第１図は０Ｍ０５回路の最少単位を示す回路図である。
この第１図において、（Ａ）はＰＭＯ９Ｔであり、（１
０１）はそのソース、（１０２）はそのドレインを示し
、また（Ｂ）はＮＭＯＳＴであり、（１０３）はそのソ
ース、（１０４）はドレインを示している。そしてＰＭ
Ｏ９Ｔ （Ａ） （７）’／−ス（１０１）は電源端子
Ｖ ｏ Ｄ ニ、ＮＭＯＳＴ（Ｂ）のソース（１０３）
は電源端子ｖ、Ｓにそれぞれに接続され、両ＨＯ５Ｔ（
Ａ） 、 （Ｂ）のゲートは入力端子ＩＮに、同ドレイ
ン（＋０２） 、 （＋ｏａ）は出力端子ＯＵＴにそれ
ぞれ共通に接続されている。
０１）はそのソース、（１０２）はそのドレインを示し
、また（Ｂ）はＮＭＯＳＴであり、（１０３）はそのソ
ース、（１０４）はドレインを示している。そしてＰＭ
Ｏ９Ｔ （Ａ） （７）’／−ス（１０１）は電源端子
Ｖ ｏ Ｄ ニ、ＮＭＯＳＴ（Ｂ）のソース（１０３）
は電源端子ｖ、Ｓにそれぞれに接続され、両ＨＯ５Ｔ（
Ａ） 、 （Ｂ）のゲートは入力端子ＩＮに、同ドレイ
ン（＋０２） 、 （＋ｏａ）は出力端子ＯＵＴにそれ
ぞれ共通に接続されている。
また、第２図は前記第１図回路を実際に構成した従来で
のＣＭＯＳ ＩＣの構造断面図である。この第２図にお
いて、（１０５）はｎ−形半導体基板であって、 （１
０８）、（１１２）はＮＭＯＳＴ （Ｂ）、ＰＭＯＳＴ
（Ａ）をそれぞれに形成するｐ−形、ｎ−形アイラン
ド、（１０７）はその絶縁層、（１０８）は金属電極、
（１ｏ９）は電源端子ｖＳ８のためのダ形コンタクト層
、（１０９）は電源端子ｖＤＤのためのｎ＋形コンタク
ト層である。
のＣＭＯＳ ＩＣの構造断面図である。この第２図にお
いて、（１０５）はｎ−形半導体基板であって、 （１
０８）、（１１２）はＮＭＯＳＴ （Ｂ）、ＰＭＯＳＴ
（Ａ）をそれぞれに形成するｐ−形、ｎ−形アイラン
ド、（１０７）はその絶縁層、（１０８）は金属電極、
（１ｏ９）は電源端子ｖＳ８のためのダ形コンタクト層
、（１０９）は電源端子ｖＤＤのためのｎ＋形コンタク
ト層である。
そして、ＰＭＯＳＴ （Ａ）は、ｎ−形アイランド（１
１２）上に形成されてソース（１０１）となるダ拡散層
およびドレイン（１０２）となるダ拡散層と、これらの
ソース（１０１）およびドレイン（１０２）間にあって
絶縁層（１０７）を介して形成される金属電極（１０８
）によるゲート電極とにより構成され、またＰＭＯＳＴ
（Ａ）は、ｐ−形アイランド（１０Ｂ）上に形成され
てソース（＋０３）となるｎ＋＋散層およびドレイン（
１０４）となるｎ＋＋散層と、これらのソース（１０３
）およびドレイン（１０４）間にあって絶縁層（１０？
）を介し形成される金属電極（１０８）によるゲート電
極とにより構成されている。
１２）上に形成されてソース（１０１）となるダ拡散層
およびドレイン（１０２）となるダ拡散層と、これらの
ソース（１０１）およびドレイン（１０２）間にあって
絶縁層（１０７）を介して形成される金属電極（１０８
）によるゲート電極とにより構成され、またＰＭＯＳＴ
（Ａ）は、ｐ−形アイランド（１０Ｂ）上に形成され
てソース（＋０３）となるｎ＋＋散層およびドレイン（
１０４）となるｎ＋＋散層と、これらのソース（１０３
）およびドレイン（１０４）間にあって絶縁層（１０？
）を介し形成される金属電極（１０８）によるゲート電
極とにより構成されている。
こへでこの第２図構成のＣＭＯＳ ｆｉｌ：にあっては
、さきにも述べたように、ラッチアップに関係するそれ
ぞれのバイポーラトランジスタ、および抵抗が、同図に
破線で示した通りに寄生する。
、さきにも述べたように、ラッチアップに関係するそれ
ぞれのバイポーラトランジスタ、および抵抗が、同図に
破線で示した通りに寄生する。
すなわち、（１）はＰＭＯＳＴ （Ａ）のダ形ソース領
域（１０１） と、ｎ−形アイランド（１１２）と、
それに千−形アイランド（１０６）との間に形成される
ところの。
域（１０１） と、ｎ−形アイランド（１１２）と、
それに千−形アイランド（１０６）との間に形成される
ところの。
ＰＮＰ トランジスタ、（２）はＰＭＯＳＴ （Ａ）の
ｐ＋形トレイン領域（１０２）と、ｎ−形アイランド（
１１２）と、そにｐ−形アイランド（１０６）との間に
形成されるところの、 ＰＮＰトランジスタを示して
いる。また（３）はＮＨＯ３Ｔ （Ｂ） （Ｉｎｎ＋ｎ
ｎ−形領域（＋０３）と、ｐ−形アイランド（１０Ｂ）
と、それにｎ−形半導体基板（１０５’）との間に形成
されるところの、ＮＰＩランジスタンジスタ、（４）は
ＮＨＯ９Ｔ （Ｂ）のｎ＋形トドレイン領域１０４）
と、ｐ−形アイランド（１０Ｇ）と、それにｎ−形半導
体基板（１０５）との間に形成されるところの。
ｐ＋形トレイン領域（１０２）と、ｎ−形アイランド（
１１２）と、そにｐ−形アイランド（１０６）との間に
形成されるところの、 ＰＮＰトランジスタを示して
いる。また（３）はＮＨＯ３Ｔ （Ｂ） （Ｉｎｎ＋ｎ
ｎ−形領域（＋０３）と、ｐ−形アイランド（１０Ｂ）
と、それにｎ−形半導体基板（１０５’）との間に形成
されるところの、ＮＰＩランジスタンジスタ、（４）は
ＮＨＯ９Ｔ （Ｂ）のｎ＋形トドレイン領域１０４）
と、ｐ−形アイランド（１０Ｇ）と、それにｎ−形半導
体基板（１０５）との間に形成されるところの。
ＮＰＮ トランジスタを示している。また（５）はｎ−
形半導体基板（１０５）内の電源端子Ｖ。Ｄに至るまで
の抵抗、（６）はＰＭＯＳＴ （Ａ）のダ形ソース領域
（１０１）内の抵抗、（７）はｐ−形アイランド（１０
６）内の電源端子Ｖ ｓｓ ニ至るまテノ抵抗、（８）
はＮＨＯ９Ｔ （Ｂ） （７）ｎ＋形ソース領域（１０
３）内の抵抗である。さらに第３図には、これらの第２
図に破線で示した寄生素子による寄生回路を表わしてい
る。
形半導体基板（１０５）内の電源端子Ｖ。Ｄに至るまで
の抵抗、（６）はＰＭＯＳＴ （Ａ）のダ形ソース領域
（１０１）内の抵抗、（７）はｐ−形アイランド（１０
６）内の電源端子Ｖ ｓｓ ニ至るまテノ抵抗、（８）
はＮＨＯ９Ｔ （Ｂ） （７）ｎ＋形ソース領域（１０
３）内の抵抗である。さらに第３図には、これらの第２
図に破線で示した寄生素子による寄生回路を表わしてい
る。
続いてこれらの第２図、第３図によりラッチアップ現象
時の動作について述べる。
時の動作について述べる。
いま、出力端子ＯＵＴに負のサージ電圧が印加されると
、ｐ−形アイランド（１０Ｂ）とＮＨＯ５Ｔ （Ｂ）
（７）ｎ”形ドレイン（＋０４）との間に順方向電流が
流れて、ＮＰＮ トランジスタ（４）が導通状態になり
、ｎ−形半導体基板（１０５）からＮＨＯ３Ｔ （Ｂ）
のｎ１形ドレイン（１０４）に向けて、ＮＰＮ トラン
ジスタ（４）の増幅率ｈＦＥ１で増幅された電流が流れ
、この電流は電源端子Ｖ。０から抵抗（５）を介して供
給される。そこでこの電流によりＰＮＰ トランジスタ
（１）のベース・エミッタ間が順バイアスされて導通し
、電流は電源端子Ｖ、。から抵抗（８）、 ＰＮＰトラ
ンジスタ（１）、おトランジスタ（１）、および抵抗（
７）を通して電源端子ｖＤＤへ流れる。そしてこれによ
ってさらにＮＰＮトランジスタ（３）が順バイアスされ
、ＰＮＰ トランジスタ（１）のベース電流を引くので
、さきの出力端子ＯＵＴへのサージ入力がなくなっても
、 ＰＮＰ トランジスタ（１）とＮＰＮ トランジス
タ（３）とによるサイリスタ構成のために、電源端子ｖ
ＤＤ−ｖＳＳ間に大きな電流が流れ続けることになり、
結果的に素子を破壊に至らしめるのである。
、ｐ−形アイランド（１０Ｂ）とＮＨＯ５Ｔ （Ｂ）
（７）ｎ”形ドレイン（＋０４）との間に順方向電流が
流れて、ＮＰＮ トランジスタ（４）が導通状態になり
、ｎ−形半導体基板（１０５）からＮＨＯ３Ｔ （Ｂ）
のｎ１形ドレイン（１０４）に向けて、ＮＰＮ トラン
ジスタ（４）の増幅率ｈＦＥ１で増幅された電流が流れ
、この電流は電源端子Ｖ。０から抵抗（５）を介して供
給される。そこでこの電流によりＰＮＰ トランジスタ
（１）のベース・エミッタ間が順バイアスされて導通し
、電流は電源端子Ｖ、。から抵抗（８）、 ＰＮＰトラ
ンジスタ（１）、おトランジスタ（１）、および抵抗（
７）を通して電源端子ｖＤＤへ流れる。そしてこれによ
ってさらにＮＰＮトランジスタ（３）が順バイアスされ
、ＰＮＰ トランジスタ（１）のベース電流を引くので
、さきの出力端子ＯＵＴへのサージ入力がなくなっても
、 ＰＮＰ トランジスタ（１）とＮＰＮ トランジス
タ（３）とによるサイリスタ構成のために、電源端子ｖ
ＤＤ−ｖＳＳ間に大きな電流が流れ続けることになり、
結果的に素子を破壊に至らしめるのである。
ついでまた同様にして、出力端子ＯＵＴに正のサージ電
圧が印加されると、ｎ−形アイランド（＋１２）とＰＭ
ＯＳＴ （Ａ） ノＰ＋形ドレイン（１０２）との間に
順方向電流が流れて、ＰＮＰ トランジスタ（２）が導
通状態になり、ｐ−形アイランド（１０Ｂ）からＰＭＯ
ＳＴ （Ａ）のｐ＋形トドレイン１０２）に向けて、
ＰＮＰトランジスタ（２）の増幅率ｈＦＥ２で増幅され
た電流が抵抗（７）を介して電源端子ＶＳＳへ流れる。
圧が印加されると、ｎ−形アイランド（＋１２）とＰＭ
ＯＳＴ （Ａ） ノＰ＋形ドレイン（１０２）との間に
順方向電流が流れて、ＰＮＰ トランジスタ（２）が導
通状態になり、ｐ−形アイランド（１０Ｂ）からＰＭＯ
ＳＴ （Ａ）のｐ＋形トドレイン１０２）に向けて、
ＰＮＰトランジスタ（２）の増幅率ｈＦＥ２で増幅され
た電流が抵抗（７）を介して電源端子ＶＳＳへ流れる。
そこでこの電流によりＮＰＮ トランジスタ（３）のベ
ース・エミッタ間が順バイアスされて導通状態になり、
電流は電源端子ｖＤＤから抵抗（５）、ＮＰＮトランジ
スタ（３）、および抵抗（８）を通して電源端子ｖＳＳ
へ流れる。そしてこれによりさらにＰＮＰ トランジス
タ（１）が順バイアスされ、 ＮＰＮトランジスタ（
３）のベース電流を引くので、さきの出力端子０υＴへ
のサージ入力がなくなっても、ＰＮＰ トランジスタ（
１）とＮＰＮトランジスタ（３）とによるサイリスタ構
成のために、電源端子Ｖ。Ｄ’ＳＳ間に大きな電流が流
れ続けて同様な結果をもたらすのであって、このように
ＣＭＯＳ ＩＣでは、その構造上、寄生バイポーラトラ
ンジスタ形成を避けることができず、ラッチアップ現象
ガ大きな問題となるものであった。
ース・エミッタ間が順バイアスされて導通状態になり、
電流は電源端子ｖＤＤから抵抗（５）、ＮＰＮトランジ
スタ（３）、および抵抗（８）を通して電源端子ｖＳＳ
へ流れる。そしてこれによりさらにＰＮＰ トランジス
タ（１）が順バイアスされ、 ＮＰＮトランジスタ（
３）のベース電流を引くので、さきの出力端子０υＴへ
のサージ入力がなくなっても、ＰＮＰ トランジスタ（
１）とＮＰＮトランジスタ（３）とによるサイリスタ構
成のために、電源端子Ｖ。Ｄ’ＳＳ間に大きな電流が流
れ続けて同様な結果をもたらすのであって、このように
ＣＭＯＳ ＩＣでは、その構造上、寄生バイポーラトラ
ンジスタ形成を避けることができず、ラッチアップ現象
ガ大きな問題となるものであった。
また最近に至っては、第４図のように、高濃度ｎ＋形半
導体基板（１１１）上にｎ−形層（１０５）をエピタキ
シャル成長させ、この成長層（１０５）にＰ−形アイラ
ンド（１０８）、ｎ−形アイランド（１１２）を形成さ
せることで前記したラッチアップ現象を防止する手段が
試みられている。この構造は半導体基板の濃度を高める
ことで、寄生バイポーラのＰＮＰ トランジスタ（１）
、（２）のベース濃度を上げ、これによりベース中でキ
ャリアをできるだけ多く再結合させるようにして、ＰＮ
Ｐ トランジスタ（１）、（２）の増幅率ｈＦＥＩ 、
ｈ□２を低くさせ、ラッチアップ耐量を大きくさせるこ
とを意図したものである。
導体基板（１１１）上にｎ−形層（１０５）をエピタキ
シャル成長させ、この成長層（１０５）にＰ−形アイラ
ンド（１０８）、ｎ−形アイランド（１１２）を形成さ
せることで前記したラッチアップ現象を防止する手段が
試みられている。この構造は半導体基板の濃度を高める
ことで、寄生バイポーラのＰＮＰ トランジスタ（１）
、（２）のベース濃度を上げ、これによりベース中でキ
ャリアをできるだけ多く再結合させるようにして、ＰＮ
Ｐ トランジスタ（１）、（２）の増幅率ｈＦＥＩ 、
ｈ□２を低くさせ、ラッチアップ耐量を大きくさせるこ
とを意図したものである。
しかし、この第４図構成では、両アイランド領域濃度を
制御するために、ｎ−形層（ｔｏ５）の濃度を非常に薄
く形成する必要がある。そしてこのために電源端子ｖＤ
Ｄからの抵抗（５）に加えてｎ−形層（１０５）での抵
抗（８）が重畳されてしまうことになり、高濃度基板（
１１１）を使用して第３図構成における抵抗（５）の抵
抗値を下げる目的が達せられなくなって、ラッチアップ
耐量に劣ることになるものであった。
制御するために、ｎ−形層（ｔｏ５）の濃度を非常に薄
く形成する必要がある。そしてこのために電源端子ｖＤ
Ｄからの抵抗（５）に加えてｎ−形層（１０５）での抵
抗（８）が重畳されてしまうことになり、高濃度基板（
１１１）を使用して第３図構成における抵抗（５）の抵
抗値を下げる目的が達せられなくなって、ラッチアップ
耐量に劣ることになるものであった。
〔発明の概要〕
この発明は従来のこのような欠点を改善しようとするも
ので、前記した第４図構成での抵抗（８）の形成を排除
することによって、ラッチアップ耐量に優れたＣＭＯＳ
ＩＣを提供するものである。
ので、前記した第４図構成での抵抗（８）の形成を排除
することによって、ラッチアップ耐量に優れたＣＭＯＳ
ＩＣを提供するものである。
以下、この発明に係る半導体集積回路装置としての相補
形ＭＯ３集積回路装置の一実施例につき。
形ＭＯ３集積回路装置の一実施例につき。
第５図を参照して詳細に説明する。
この第５図実施例装置において、前記第１図ないし第４
図従来例装置と同一符号は同一または相当部分を表わし
ており、この実施例装置では、前記ｎ−形アイランドを
高濃度基板（１０５）内まで拡散させたものである。
図従来例装置と同一符号は同一または相当部分を表わし
ており、この実施例装置では、前記ｎ−形アイランドを
高濃度基板（１０５）内まで拡散させたものである。
こへでいま、前記の従来例において述べたように、出力
端子ＯＵＴに正のサージ電圧が印加されたときに、ＰＮ
Ｐ トランジスタ（２）のコレクタに流れる電流が大き
い、すなわちＰＮＰ トランジスタ（２）の増幅率ｈＦ
Ｅ２が大きいと、ＮＰＮ トランジスタ（３）のベース
電流が大きくなって、ラフチアツブ状態に突入するので
あるが、この実施例装置でのようにｎ−形アイランド（
１１２）を高濃度基板（１１１）内にまで拡散させると
、 ＰＮＰ トランジスタ（１）、（２）のベース濃度
が高まるために、このベース中でのキャリアの再結合数
が増加し、この増加分に対応して流れる電流が少なくな
り、電流増幅率が低下して、ラフチアツブ耐量が大きく
なる。そしてまたこの構造により、前記従来例での第４
図中の抵抗（８）が除去されて、同第３図におけるＰＮ
Ｐ トランジスタ（１）のベース・エミッタ間の寄生抵
抗（５）が第４図の従来例に比較して低減化され、これ
により同第４図でのＰＮＰ トランジスタ（１）、（２
）が動作しにくへなって、ラッチアップ耐量が大きく改
善されることになるのである。
端子ＯＵＴに正のサージ電圧が印加されたときに、ＰＮ
Ｐ トランジスタ（２）のコレクタに流れる電流が大き
い、すなわちＰＮＰ トランジスタ（２）の増幅率ｈＦ
Ｅ２が大きいと、ＮＰＮ トランジスタ（３）のベース
電流が大きくなって、ラフチアツブ状態に突入するので
あるが、この実施例装置でのようにｎ−形アイランド（
１１２）を高濃度基板（１１１）内にまで拡散させると
、 ＰＮＰ トランジスタ（１）、（２）のベース濃度
が高まるために、このベース中でのキャリアの再結合数
が増加し、この増加分に対応して流れる電流が少なくな
り、電流増幅率が低下して、ラフチアツブ耐量が大きく
なる。そしてまたこの構造により、前記従来例での第４
図中の抵抗（８）が除去されて、同第３図におけるＰＮ
Ｐ トランジスタ（１）のベース・エミッタ間の寄生抵
抗（５）が第４図の従来例に比較して低減化され、これ
により同第４図でのＰＮＰ トランジスタ（１）、（２
）が動作しにくへなって、ラッチアップ耐量が大きく改
善されることになるのである。
以上詳述したようにこの発明によるときは、第１導電形
の高濃度基板上に、第１導電形の低濃度層をエピタキシ
ャル成長させて、このエピタキシャル成長層上に、高濃
度基板に接しないように第１導電形のＭＯＳ トランジ
スタを形成させるための第２導電形の第１領域を、また
高濃度基板に接するように第２導電形のＭＯ９Ｉ−ラン
ジスタを形成させるための第１導電形の第２領域をそれ
ぞれに形成させたので、この種の半導体集積回路装置に
おけるところの、ラッチアップ現象の一因となっている
寄生トランジスタでのベース・エミッタ間の寄生抵抗の
抵抗値を低減させ、これによってラッチアップ耐量を向
上でき、しかも構成が簡単で容易に実施可能であるなど
の特長を有するものである。
の高濃度基板上に、第１導電形の低濃度層をエピタキシ
ャル成長させて、このエピタキシャル成長層上に、高濃
度基板に接しないように第１導電形のＭＯＳ トランジ
スタを形成させるための第２導電形の第１領域を、また
高濃度基板に接するように第２導電形のＭＯ９Ｉ−ラン
ジスタを形成させるための第１導電形の第２領域をそれ
ぞれに形成させたので、この種の半導体集積回路装置に
おけるところの、ラッチアップ現象の一因となっている
寄生トランジスタでのベース・エミッタ間の寄生抵抗の
抵抗値を低減させ、これによってラッチアップ耐量を向
上でき、しかも構成が簡単で容易に実施可能であるなど
の特長を有するものである。
第１図は相補形ＮＯＳ集積回路の最少単位を示す回路図
、第２図は第１図回路を実際に構成させた場合の従来例
による相補形ＨＯ５集積回路装置の構造を寄生素子と共
に示す断面図、第３図は同上寄生素子による寄生回路を
示す回路図、第４図はラッチアップ防止のために改良さ
れた従来例装置の構造を寄生素子と共に示す断面図、第
５図はこの発明に係る相補形ＭＯＳ集積回路装置の一実
施例構造を寄生素子と共に示す断面図である。 （Ａ）・・・・ＰＭＯＳＴ （ＰチャネルＭＯ５トラン
ジスタ）、（ｔｏｌ）・・・・ＰＭＯＳＴのソース、（
１０２）・・・・ＰＭＯＳＴのドレイン、（Ｂ）・・・
・ＮＭＯ３Ｔ （ＮチャネルＭＯ３トランジスタ） 、
（＋０３）・・・・ＮＭＯ８Ｔのソース、（１０４）
・・・・ＮＭＯ３Ｔのドレイン、（１０５）・・・・低
濃度半導体層（低濃度エピタキシャル成長層） 、 （
１０Ｂ）および（１１２）・・・・アイランド（第１お
よび第２領域）、（Ｉｌｌ）・・・・高濃度半導体基板
。
、第２図は第１図回路を実際に構成させた場合の従来例
による相補形ＨＯ５集積回路装置の構造を寄生素子と共
に示す断面図、第３図は同上寄生素子による寄生回路を
示す回路図、第４図はラッチアップ防止のために改良さ
れた従来例装置の構造を寄生素子と共に示す断面図、第
５図はこの発明に係る相補形ＭＯＳ集積回路装置の一実
施例構造を寄生素子と共に示す断面図である。 （Ａ）・・・・ＰＭＯＳＴ （ＰチャネルＭＯ５トラン
ジスタ）、（ｔｏｌ）・・・・ＰＭＯＳＴのソース、（
１０２）・・・・ＰＭＯＳＴのドレイン、（Ｂ）・・・
・ＮＭＯ３Ｔ （ＮチャネルＭＯ３トランジスタ） 、
（＋０３）・・・・ＮＭＯ８Ｔのソース、（１０４）
・・・・ＮＭＯ３Ｔのドレイン、（１０５）・・・・低
濃度半導体層（低濃度エピタキシャル成長層） 、 （
１０Ｂ）および（１１２）・・・・アイランド（第１お
よび第２領域）、（Ｉｌｌ）・・・・高濃度半導体基板
。
Claims (1)
- 第１導電形の高濃度基板上に、第１導電形の低濃度層を
エピタキシャル成長させると共に、このエピタキシャル
成長層上にあつて、前記高濃度基板に接しないようにし
て、第１導電形のＭＯＳトランジスタを形成させるため
の第２導電形の第１領域を、また前記高濃度基板に接す
るようにして、第２導電形のＭＯＳトランジスタを形成
させるための第１導電形の第２領域をそれぞれに形成さ
せたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124089A JPS611046A (ja) | 1984-06-13 | 1984-06-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124089A JPS611046A (ja) | 1984-06-13 | 1984-06-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS611046A true JPS611046A (ja) | 1986-01-07 |
Family
ID=14876652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124089A Pending JPS611046A (ja) | 1984-06-13 | 1984-06-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611046A (ja) |
-
1984
- 1984-06-13 JP JP59124089A patent/JPS611046A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3955210A (en) | Elimination of SCR structure | |
| JPS5967670A (ja) | 半導体装置 | |
| JPH0318347B2 (ja) | ||
| JP2661318B2 (ja) | 半導体装置 | |
| US5155572A (en) | Vertical isolated-collector PNP transistor structure | |
| JPH02260641A (ja) | 半導体集積回路 | |
| JPS6060753A (ja) | 半導体装置 | |
| JPS59205751A (ja) | 半導体集積回路装置 | |
| KR100317610B1 (ko) | 반도체소자 | |
| JPS6281053A (ja) | 半導体集積回路装置 | |
| JPH09307000A (ja) | 半導体装置 | |
| JPS5885558A (ja) | セミカスタム半導体装置 | |
| JPS6027162A (ja) | 相補形ｍｏｓ集積回路装置 | |
| KR890005033Y1 (ko) | Cmos집적회로에서의 대전류 출력회로 | |
| JPS61101072A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS60154554A (ja) | 相補型絶縁ゲ−ト電界効果半導体装置 | |
| JPH0271555A (ja) | 半導体集積回路 | |
| JPS6148970A (ja) | 半導体集積回路装置 | |
| JPS626658B2 (ja) | ||
| JPH04207068A (ja) | 複合型半導体装置 | |
| JPS63161658A (ja) | 半導体集積回路装置 | |
| JPH04213219A (ja) | 半導体集積回路 | |
| JPS63244876A (ja) | 相補型ｍｉｓ半導体装置及びその製造方法 | |
| JPH06120745A (ja) | バイポーラ集積回路 | |
| JPH04164365A (ja) | ゲート回路およびゲート装置 |