JPS6027191B2 - 絶縁ゲ−ト形電界効果トランジスタ - Google Patents
絶縁ゲ−ト形電界効果トランジスタInfo
- Publication number
- JPS6027191B2 JPS6027191B2 JP50058316A JP5831675A JPS6027191B2 JP S6027191 B2 JPS6027191 B2 JP S6027191B2 JP 50058316 A JP50058316 A JP 50058316A JP 5831675 A JP5831675 A JP 5831675A JP S6027191 B2 JPS6027191 B2 JP S6027191B2
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- JP
- Japan
- Prior art keywords
- region
- drain
- conductivity type
- base
- facing
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- Expired
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Description
【発明の詳細な説明】
本発明は絶縁ゲート形電界効果トランジスタ（肌Ｓ−Ｆ
ＥＴ）に係わる。
ＥＴ）に係わる。
通常の肌Ｓ−ＦＥＴは、第１図に示す如く１の導電形を
有するベース領域となる半導体基体１、例えばＰ形のシ
リコン基体上に、他の導電形、例えばＮ形のソース領域
２ｓ及びドレィン領域２ｄが所要の間隔を保持して例え
ば選択的拡散によって形成され、両領域２ｓ及び２ｄ間
上に両領域２ｓ及び２ｄ上に跨って薄いゲート絶縁膜４
、例えばＳｉ０２膜が被看形成され、之の上にゲート電
極５が同様に両領域２ｓ及び２ｄ上にゲート絶縁膜４を
介してその両端が跨る如く形成されて成る。
有するベース領域となる半導体基体１、例えばＰ形のシ
リコン基体上に、他の導電形、例えばＮ形のソース領域
２ｓ及びドレィン領域２ｄが所要の間隔を保持して例え
ば選択的拡散によって形成され、両領域２ｓ及び２ｄ間
上に両領域２ｓ及び２ｄ上に跨って薄いゲート絶縁膜４
、例えばＳｉ０２膜が被看形成され、之の上にゲート電
極５が同様に両領域２ｓ及び２ｄ上にゲート絶縁膜４を
介してその両端が跨る如く形成されて成る。
又、ソース及びドレィン各領域２ｓ及び２ｄ上には、夫
々ソース及びドレイン各電極５ｓ及び５ｄが被着される
。３は基体１の表面に形成されたＳｊ０２のようなゲー
ト絶縁膜４に比し厚いパツシベーション用の絶縁層であ
る。
々ソース及びドレイン各電極５ｓ及び５ｄが被着される
。３は基体１の表面に形成されたＳｊ０２のようなゲー
ト絶縁膜４に比し厚いパツシベーション用の絶縁層であ
る。
このような構成による肌Ｓ−ＦＥＴにおいては、ドレィ
ン電圧が与えられるドレィン領域２ｄのゲート側の端部
とゲート電極５とが近接対向しているがためにこの部分
、云い換えれば基体１より成るベース領域８のドレィン
側の端縁ａとその近傍において電界の集中が生じ、此処
においてブレークダウンが生じその耐圧を低めている。
ン電圧が与えられるドレィン領域２ｄのゲート側の端部
とゲート電極５とが近接対向しているがためにこの部分
、云い換えれば基体１より成るベース領域８のドレィン
側の端縁ａとその近傍において電界の集中が生じ、此処
においてブレークダウンが生じその耐圧を低めている。
この欠点は、いわゆる２重拡散形のＭＩＳ−ＦＥＴにお
いても生ずる。この２重拡散形のＭＩＳ−ＦＥＴとは、
第２図に示すように、１の導露形の半導体サブストレィ
トー例えばＰ形のシリコンサブストレィト上に、他の導
電形の低い不純物濃度の半導体層７、例えばＮ形の抵濃
度シリコン層をェピタキシャル成長し、この半導体層７
の一部に、共通の拡散マスクの拡散窓を通じてベース領
域８と、ソース領域２ｓとを順次選択的に拡散して形成
して成るものである。この場合、ベース領域８は、半導
体層７と異なる導電形即ちＰ形を有し、半導体層７を横
切りサブストレイト６に達する深さに拡散して成り、ソ
ース領域２ｓは、領域８と異る導電形のＮ形を有し、そ
の拡散の深さはベース領域８の拡散の深さより浅く選ば
れる。かくして半導体層７の他部を低濃度ドレィン領域
２ｄ，とし、更にその一部に高濃度のドレィソ領域２も
を形成して、ベース領域８を挟んでソース領域２ｓと対
向するドレィン領域２ｄを形成する。そして、ベース領
域８上にゲート絶縁膜４を形成し之の上にゲート電極５
を形成する。ソース領域２ｓ上にはソース電極５ｓが被
着され、ドレィン領域２ｄの高濃度領域２も上にドレィ
ン電極５ｄが被着される。このような構成による２重拡
散形のＭＩＳ−ＦＥＴは、そのチャンネル長Ｌ即ち、ソ
ース及びドレィン各領域２ｓ及び２ｄ間の間隔が、ベー
ス領域８と、ソース領域２ｓとの拡散の深さの差によっ
て規定されるので、このチャンネル長Ｌは十分小に且つ
正確に設定できるという利益がある。
いても生ずる。この２重拡散形のＭＩＳ−ＦＥＴとは、
第２図に示すように、１の導露形の半導体サブストレィ
トー例えばＰ形のシリコンサブストレィト上に、他の導
電形の低い不純物濃度の半導体層７、例えばＮ形の抵濃
度シリコン層をェピタキシャル成長し、この半導体層７
の一部に、共通の拡散マスクの拡散窓を通じてベース領
域８と、ソース領域２ｓとを順次選択的に拡散して形成
して成るものである。この場合、ベース領域８は、半導
体層７と異なる導電形即ちＰ形を有し、半導体層７を横
切りサブストレイト６に達する深さに拡散して成り、ソ
ース領域２ｓは、領域８と異る導電形のＮ形を有し、そ
の拡散の深さはベース領域８の拡散の深さより浅く選ば
れる。かくして半導体層７の他部を低濃度ドレィン領域
２ｄ，とし、更にその一部に高濃度のドレィソ領域２も
を形成して、ベース領域８を挟んでソース領域２ｓと対
向するドレィン領域２ｄを形成する。そして、ベース領
域８上にゲート絶縁膜４を形成し之の上にゲート電極５
を形成する。ソース領域２ｓ上にはソース電極５ｓが被
着され、ドレィン領域２ｄの高濃度領域２も上にドレィ
ン電極５ｄが被着される。このような構成による２重拡
散形のＭＩＳ−ＦＥＴは、そのチャンネル長Ｌ即ち、ソ
ース及びドレィン各領域２ｓ及び２ｄ間の間隔が、ベー
ス領域８と、ソース領域２ｓとの拡散の深さの差によっ
て規定されるので、このチャンネル長Ｌは十分小に且つ
正確に設定できるという利益がある。
しかしながらこの場合においても、ベース領域８のドレ
イソ側端緑ａにおいて耐圧が破れ易いという欠点がある
。本発明は、このような欠点を回避したＭＩＳ−ＦＥＴ
を提供するものである。
イソ側端緑ａにおいて耐圧が破れ易いという欠点がある
。本発明は、このような欠点を回避したＭＩＳ−ＦＥＴ
を提供するものである。
本発明の理解を容易にするために第３図及び第４図を参
照にして説明する。
照にして説明する。
本発明においては、１の導電形を有する半導体基体、例
えばＮ形のシリコン基体１０を設ける。
えばＮ形のシリコン基体１０を設ける。
この基体１川ま、高濃度ドレィン領域１２ｄ２を構成す
るＮ形の高濃度シリコン層と、之の上に低濃度ドレィン
領域１２ｄ，を形成する同様にＮ形の低濃度シリコン層
を有して成る。基体１０の表面には、Ｓｉ０２のような
、例えば拡散マスクとして用いることができるパッシベ
ーション用の絶縁層１３が被着されている。そして、こ
の絶縁層１３の一部には拡散窓を開け、この拡散窓を通
じて、両領域１２ｄ，及び１２もより成るドレイン領域
１２ｄと異なる導電形、例えばＰ形を有するベース領域
１８と、之の上にこの領域１８より浅く且つ之とは異る
導電形則ちＮ形のソース領域１２ｓを夫々少くとも位置
ａに面して同一マスク端の２重拡散によって順次形成す
る。
るＮ形の高濃度シリコン層と、之の上に低濃度ドレィン
領域１２ｄ，を形成する同様にＮ形の低濃度シリコン層
を有して成る。基体１０の表面には、Ｓｉ０２のような
、例えば拡散マスクとして用いることができるパッシベ
ーション用の絶縁層１３が被着されている。そして、こ
の絶縁層１３の一部には拡散窓を開け、この拡散窓を通
じて、両領域１２ｄ，及び１２もより成るドレイン領域
１２ｄと異なる導電形、例えばＰ形を有するベース領域
１８と、之の上にこの領域１８より浅く且つ之とは異る
導電形則ちＮ形のソース領域１２ｓを夫々少くとも位置
ａに面して同一マスク端の２重拡散によって順次形成す
る。
かくして、基体１０の一方の主面１０ａに臨んでドレィ
ン領域１２ｄと、ソース領域１２ｓと、両領域１２ｄ及
び１２ｓ間にベース領域１８とが配列される。そして、
之等領域１２ｄ，１２ｓ及び１８が臨む基体１０の表面
１０ａに臨んで、ベース領域１８のゲート絶縁膜１４と
ゲート電極１５とを有して成るゲート部のドレィン側の
端縁ａと所要の間隔１を保持して全端緑ａに渡って対向
する如く「ベース領域１８と同導電形の領域１７を、例
えばリング状に選択的拡散によって形成する。
ン領域１２ｄと、ソース領域１２ｓと、両領域１２ｄ及
び１２ｓ間にベース領域１８とが配列される。そして、
之等領域１２ｄ，１２ｓ及び１８が臨む基体１０の表面
１０ａに臨んで、ベース領域１８のゲート絶縁膜１４と
ゲート電極１５とを有して成るゲート部のドレィン側の
端縁ａと所要の間隔１を保持して全端緑ａに渡って対向
する如く「ベース領域１８と同導電形の領域１７を、例
えばリング状に選択的拡散によって形成する。
ベース領域１８上には、例えばＳｉ０２より成るゲート
絶縁膜１４を形成し「之の上にゲート電極１５を被着す
る。又、ソース領域１２ｓ上にはソース電極１５ｓをオ
ーミックに被着すると共に、領域１７上にも電極１９を
オーミツクに被着し、両電極１５ｓ及び１９を電気的に
接続する。尚、ベース領域１８とソース領域１２ｓとは
、その−部において電気的に短絡する。この短絡は、例
えば、ソース領域１２ｓの一部を貫通する如く基体表面
のソース電極１５ｓ下に露出するようにすることによっ
て行い得る。Ｇ及びＳはゲート端子及びソース端子を示
す。そして、ドレイン端子Ｄは、例えば図示のようにド
レィンの高濃度領域１２もにドレィン電極１５ｄをオー
ミツクに被着して、之より導出するとか、或いは電極１
５ｄを設けて若しくは設けることなく図示しないが、例
えばへツダー上に基体１０を、その領域ｉ２もをへッダ
ーに電気的にコンタクトするように例えば蝋付けによっ
て取着し、このへッダーより端子○の導出を行うことも
できる。
絶縁膜１４を形成し「之の上にゲート電極１５を被着す
る。又、ソース領域１２ｓ上にはソース電極１５ｓをオ
ーミックに被着すると共に、領域１７上にも電極１９を
オーミツクに被着し、両電極１５ｓ及び１９を電気的に
接続する。尚、ベース領域１８とソース領域１２ｓとは
、その−部において電気的に短絡する。この短絡は、例
えば、ソース領域１２ｓの一部を貫通する如く基体表面
のソース電極１５ｓ下に露出するようにすることによっ
て行い得る。Ｇ及びＳはゲート端子及びソース端子を示
す。そして、ドレイン端子Ｄは、例えば図示のようにド
レィンの高濃度領域１２もにドレィン電極１５ｄをオー
ミツクに被着して、之より導出するとか、或いは電極１
５ｄを設けて若しくは設けることなく図示しないが、例
えばへツダー上に基体１０を、その領域ｉ２もをへッダ
ーに電気的にコンタクトするように例えば蝋付けによっ
て取着し、このへッダーより端子○の導出を行うことも
できる。
上述の第３図及び第４図では、ベース領域１８とは別の
領域１７を設けた場合であるが、本発明においては、こ
のような領域１７を特設することなく、第５図に示すよ
うに、ベース領域９８と之の上に形成するソース領域１
２ｓとを夫々リング状パターンに形成し、ベース領域１
８のゲート絶縁膜１４及びゲート電極１５を有するゲー
ト部のドレィン側の端縁ａが互にその一部に間隔１を以
つて対向するようになすこともできる。
領域１７を設けた場合であるが、本発明においては、こ
のような領域１７を特設することなく、第５図に示すよ
うに、ベース領域９８と之の上に形成するソース領域１
２ｓとを夫々リング状パターンに形成し、ベース領域１
８のゲート絶縁膜１４及びゲート電極１５を有するゲー
ト部のドレィン側の端縁ａが互にその一部に間隔１を以
つて対向するようになすこともできる。
或いは、例えば第７図に示すように領域１８と之の上に
形成する領域１２ｓを面１０ａ側からみてメッシュ状パ
ターンとなし、そのメッシュの網目内にドレィン領域１
２ｄが臨むようになすこともできるし「複数（例えば２
つ）の帯状パターンとなして互に対向させて構成するこ
ともできる。尚、第５図に示した例では、互に対向する
べ一ス領域１８上に共通のゲート絶縁膜１４とゲート電
極１５を差し渡って設けた場合であるが、各ベース領域
のパターンに沿ってリング状、メッシュ状、帯状等にゲ
ート絶縁膜１４とゲート電極１５を形成することもでき
る。
形成する領域１２ｓを面１０ａ側からみてメッシュ状パ
ターンとなし、そのメッシュの網目内にドレィン領域１
２ｄが臨むようになすこともできるし「複数（例えば２
つ）の帯状パターンとなして互に対向させて構成するこ
ともできる。尚、第５図に示した例では、互に対向する
べ一ス領域１８上に共通のゲート絶縁膜１４とゲート電
極１５を差し渡って設けた場合であるが、各ベース領域
のパターンに沿ってリング状、メッシュ状、帯状等にゲ
ート絶縁膜１４とゲート電極１５を形成することもでき
る。
そして、特に本発明においては、いずれの例においても
、互に対向する領域１８間或いは領域１８及び１７間の
間隔１は、各領域１８及び１７とドレィン領域１２ｄ，
との間のＰＮ接合Ｊ及びＪｓよりの空乏層の拡がりが、
様縁ａにおけるブレークダウン電圧以下で互に蓮らなる
ように則ちピンチオフするような間隔に選定する。
、互に対向する領域１８間或いは領域１８及び１７間の
間隔１は、各領域１８及び１７とドレィン領域１２ｄ，
との間のＰＮ接合Ｊ及びＪｓよりの空乏層の拡がりが、
様縁ａにおけるブレークダウン電圧以下で互に蓮らなる
ように則ちピンチオフするような間隔に選定する。
上述の本発明構成によるＭＩＳ−ＦＥＴは、その等価回
路が第６図に示す如くなる。
路が第６図に示す如くなる。
即ちゲート絶縁膜１４とゲート電極１５を有する絶縁ゲ
ートを有するＭＩＳ−ＦＥＴのドレイン側に互に対向す
る領域１８同志或いは領域１８と１７とをゲート領域と
する云わば接合形ＦＥＴ（Ｊ−ＦＥＴ）がカスコード接
続された構成となる。上述したような本発明構成によれ
ば、ＭＩＳ−ＦＥＴのゲート部のドレィン側の表面の電
位例えば、第４図及び第６図における点Ｐｏの電位は、
その両側の接合Ｊ及びＪｓ、又はＪ同志よりの空乏層に
よってピンチオフされることによって則ちＪ−ＦＥＴが
ピンチオフされることによって、或いはピンチオフに近
ず〈にしたがって、ドレイソ領域１２ｄの高濃度領域１
２も側より与えられるドレイン電圧の影響が遮断若しく
は緩和されるので、端縁ａにかかる電界が、この部分に
おいてブレークダウンに至るような電界となるを回避で
き耐圧が向上する。
ートを有するＭＩＳ−ＦＥＴのドレイン側に互に対向す
る領域１８同志或いは領域１８と１７とをゲート領域と
する云わば接合形ＦＥＴ（Ｊ−ＦＥＴ）がカスコード接
続された構成となる。上述したような本発明構成によれ
ば、ＭＩＳ−ＦＥＴのゲート部のドレィン側の表面の電
位例えば、第４図及び第６図における点Ｐｏの電位は、
その両側の接合Ｊ及びＪｓ、又はＪ同志よりの空乏層に
よってピンチオフされることによって則ちＪ−ＦＥＴが
ピンチオフされることによって、或いはピンチオフに近
ず〈にしたがって、ドレイソ領域１２ｄの高濃度領域１
２も側より与えられるドレイン電圧の影響が遮断若しく
は緩和されるので、端縁ａにかかる電界が、この部分に
おいてブレークダウンに至るような電界となるを回避で
き耐圧が向上する。
又、上述の本発明構成によれば、Ｊ−ＦＥＴがカスコー
ド接続されて付加されたと等価となることによって帰還
容量Ｃｄｇが小となり、周波数特性を向上でき、高周波
用として好適なるものである。
ド接続されて付加されたと等価となることによって帰還
容量Ｃｄｇが小となり、周波数特性を向上でき、高周波
用として好適なるものである。
又、上述したようにドレイン端子Ｄを基体１０の裏面側
からとり出すことによって、一定面積に於けるチャンネ
ルのべリフェリ長（チャンネル中）を大とすることがで
き、また、ＭＩＳ−ＦＥＴのドレィン、すなわちＪ−Ｆ
ＥＴのチャンネル部を挟んでその両側から電流が流れる
構成としたことによって大電流用として好適となるもの
である。
からとり出すことによって、一定面積に於けるチャンネ
ルのべリフェリ長（チャンネル中）を大とすることがで
き、また、ＭＩＳ−ＦＥＴのドレィン、すなわちＪ−Ｆ
ＥＴのチャンネル部を挟んでその両側から電流が流れる
構成としたことによって大電流用として好適となるもの
である。
更にドレィン電流は基体１０の厚み方向に流れるもので
、表面近傍に流れる電流量が小さくされることによって
電気的強度が増し、大電流用として好適となる。尚、第
３図及び第４図に示すように例えば領域１７に対する電
極１９を絶縁層１３を介して接合Ｊｓの、ベース領域１
８と対向する側とは反対側の端緑上に張り出すように形
成するときは、この電極１９に与えられる電位によって
この接合Ｊｓの外側の端緑より広がるＮ形基体１０の表
面１０ａにおける空乏層の中を増大させることができ、
この接合Ｊｓの表面耐圧を高める効果を奏することがで
きる。
、表面近傍に流れる電流量が小さくされることによって
電気的強度が増し、大電流用として好適となる。尚、第
３図及び第４図に示すように例えば領域１７に対する電
極１９を絶縁層１３を介して接合Ｊｓの、ベース領域１
８と対向する側とは反対側の端緑上に張り出すように形
成するときは、この電極１９に与えられる電位によって
この接合Ｊｓの外側の端緑より広がるＮ形基体１０の表
面１０ａにおける空乏層の中を増大させることができ、
この接合Ｊｓの表面耐圧を高める効果を奏することがで
きる。
又、第５図に示す如くベース領域１８の外側を全体的に
とり囲んで（第３図及び第４図の例に適用する場合は領
域１７の更に外側をとり囲んで）に領域１８及び１７と
同導電形の周知の高耐圧化用ガードリング領域２０を１
重若しくは図示しないが多重に設けるときは、各接合Ｊ
ｓ，Ｊの互に対向する側とは反対側の外側の耐圧の向上
をはかることもできる。
とり囲んで（第３図及び第４図の例に適用する場合は領
域１７の更に外側をとり囲んで）に領域１８及び１７と
同導電形の周知の高耐圧化用ガードリング領域２０を１
重若しくは図示しないが多重に設けるときは、各接合Ｊ
ｓ，Ｊの互に対向する側とは反対側の外側の耐圧の向上
をはかることもできる。
尚、上述した例は、基体１０の一主面より成る表面に各
領域１２ｓ，１８，１２ｄの各一部が配列された場合で
あるが、例えば基体１０に溝を形成し、この構内の表面
に各領域又は一部の領域が臨むようになされた構成とす
ることもできる。
領域１２ｓ，１８，１２ｄの各一部が配列された場合で
あるが、例えば基体１０に溝を形成し、この構内の表面
に各領域又は一部の領域が臨むようになされた構成とす
ることもできる。
又、上述した例は、本発明を単体のＮチャンネル形のＭ
ＩＳ−ＦＥＴに適用した場合であるが、Ｐチャンネル形
のＭＩＳ一ＦＥＴに適用することもできる。
ＩＳ−ＦＥＴに適用した場合であるが、Ｐチャンネル形
のＭＩＳ一ＦＥＴに適用することもできる。
第１図及び第２図は夫々従来のＭＩＳ−ＦＥＴの拡大断
面図、第３図及び第４図は本発明の説明に供するＭＩＳ
−ＦＥＴの一例の拡大平面図及びその断面図「第５図及
び第７図は本発明によるＭＩＳ−ＦＥＴの他の例の拡大
断面図「第６図はその等価回路図である。 １２ｓはソース領域、１８はベース領域、１７はこの領
域１８と同導電形の領域、１２ｄはドレイン領域、１２
ｄ，はその低濃度領域、１２ｄ２はその高濃度領域、１
４はゲート絶縁膜、１５はゲート電極である。 第１図 第２図 第４図 第３図 第５図 第６図 図 ト 縦
面図、第３図及び第４図は本発明の説明に供するＭＩＳ
−ＦＥＴの一例の拡大平面図及びその断面図「第５図及
び第７図は本発明によるＭＩＳ−ＦＥＴの他の例の拡大
断面図「第６図はその等価回路図である。 １２ｓはソース領域、１８はベース領域、１７はこの領
域１８と同導電形の領域、１２ｄはドレイン領域、１２
ｄ，はその低濃度領域、１２ｄ２はその高濃度領域、１
４はゲート絶縁膜、１５はゲート電極である。 第１図 第２図 第４図 第３図 第５図 第６図 図 ト 縦
Claims (1)
- １ 第１導電型の半導体基体を有し、該半導体基体の第
１主面に臨む第２導電型の第１領域と、該第１領域中に
あり上記第１主面に臨む第１導電型の第２領域と、上記
第１領域及び第２領域に接続されたソース電極と、上記
半導体基体の第２主面に接続されたドレイン電極とを具
備し、上記第１領域及び第２領域は、上記第１主面に臨
む上記半導体基体領域よりなる第３領域を囲む閉じた形
状の部分を有し、上記第１領域の部分及び第３領域上に
差し渡り、絶縁層を介して設けられたゲート電極を具備
し、上記第３領域の幅は、第１領域及び上記基体領域間
の接合から延びる空乏層がプレークダウン電圧以下の逆
バイアス電圧でみたすような大きさである絶縁ゲート形
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50058316A JPS6027191B2 (ja) | 1975-05-15 | 1975-05-15 | 絶縁ゲ−ト形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50058316A JPS6027191B2 (ja) | 1975-05-15 | 1975-05-15 | 絶縁ゲ−ト形電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51134076A JPS51134076A (en) | 1976-11-20 |
| JPS6027191B2 true JPS6027191B2 (ja) | 1985-06-27 |
Family
ID=13080845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50058316A Expired JPS6027191B2 (ja) | 1975-05-15 | 1975-05-15 | 絶縁ゲ−ト形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027191B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055884A (en) * | 1976-12-13 | 1977-11-01 | International Business Machines Corporation | Fabrication of power field effect transistors and the resulting structures |
| JPS545674A (en) * | 1977-06-15 | 1979-01-17 | Sony Corp | Semiconductor device |
| JPS5424583A (en) * | 1977-07-26 | 1979-02-23 | Victor Co Of Japan Ltd | Mos field effect transistor |
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| JPS62122175A (ja) * | 1986-08-22 | 1987-06-03 | Nec Corp | 半導体装置 |
| US5817546A (en) * | 1994-06-23 | 1998-10-06 | Stmicroelectronics S.R.L. | Process of making a MOS-technology power device |
| EP0689238B1 (en) * | 1994-06-23 | 2002-02-20 | STMicroelectronics S.r.l. | MOS-technology power device manufacturing process |
| CN115985956B (zh) * | 2023-03-20 | 2023-06-13 | 苏州锴威特半导体股份有限公司 | 环形栅SiC MOSFET功率器件及制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115016B2 (ja) * | 1972-06-05 | 1976-05-13 | ||
| JPS5046081A (ja) * | 1973-08-28 | 1975-04-24 |
-
1975
- 1975-05-15 JP JP50058316A patent/JPS6027191B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51134076A (en) | 1976-11-20 |
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