JPS6027414B2 - 磁気カ−ドリ−ダ／ライタよる再生デ−タの処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置において入出力装置として使用さ
れる磁気カードリーダノラィタによって再生されたデー
タに対するパリティチェックの結果の中央処理装置への
謙込及びこれに付随する再生データの処理方式に関する
ものである。

以下本発明をその実施例を示す図面に基いて詳述する。

第１図は本発明に係る磁気カードリーダノライ夕（以下
ＭＣＲ／Ｗという）を備えてなる情報処理装置全体のブ
ロック図であって、この情報処理装置は中央処理装置Ｃ
ＰＵ、主記憶装置ＭＭ、補助記憶装置たる磁気ディスク
装置ＭＤＤ及びその制御装置ＭＤＤＣ、並びにＭＣＲ／
Ｗ、プリンタＰＲＴ、キーボードＫＢＤ、表示灯ＤＲＬ
、手動割込スイッチＭＩＳ等の入出力装置及びこれらの
制御を行う入出力装置インターフェース１／０１ＮＴか
らなり、ＣＰＵとＭＣＲ／Ｗ等との間のデータ転送はコ
モンバスＣ−ＢＵＳを介して行われるようになっている
。第２図は前記入出力装置インターフェース１／０１Ｎ
Ｔの内、ＭＣＲ／Ｗの制御回路部分のフロツク図である
。１１はコントロールロジックであって、 ＭＣＲ／Ｗのメカニカル動作及びアンプ回路動作を制御
する信号を発して、後述する如き記録動作、再生動作の
制御を司つている。

１２は１／０コントローラであって、ＣＰＵからの入出
力制御命令１／ＯＣＩを受けてこれをコントロールロジ
ック１１に伝える一方、再生データをバッファレジスタ
１８に格納してＣ−ＢＵＳからＣＰＵへ転送し得るよう
になったときにＣＰＵに対して１／０フラグ信号１／Ｏ
ＦＳを発する。

１ ３は録再制御回路であって、Ｃ−ＢＵＳの特定のビ
ットをみて記録・再生の別をコントロールロジック１１
に指示するものである。

１４は水晶発振器を用いてなり、高周波パルスを発生す
るクロツクジェネレータであって分周回路１５と、タイ
ミングジェネレータ１６とで所要の複数種類のタイミン
グ信号を発生してコントロールロジック１１に入力する
ようにしている。

而してこの情報処理装置は１ワード１６ビット構成とな
っており、記録すべきデータはＣＰＵ内のアキユムレー
タレジス夕（１６ビット）からＣ−ＢＵＳを介して３ビ
ットずつ謙込まれ、この３ビットのデータはマルチプレ
クサ１７を経てバッファレジスタ１８に格納され、バス
ドライバ２５，Ｃ−ＢＵＳを経て逆送されて適宜の方法
によりこのデータのチェックがＣＰＵサイドで行われる
ようにしている一方、奇数方式のパリティジェネレータ
／チェック１９によりパリティビットを付加して４ビッ
トとし、これを単位データとしてＮＲＺ（非ゼロ戻り法
）ェンコーダ２０により符号変換してＭＣＲ／Ｗに順次
戻るようにしている。

一方、ＭＣＲ／Ｗにより再生されたパリティビットを含
む４ビットのデータはＮＲＺデコーダ２１により復号さ
れ、ＯＲゲート２３、マルチプレクサ２４及びコントロ
ールロジック１１により４ビットのデータの内最も早く
再生されたビットの存在を検知した時点から所定時間だ
けゲートが開くように制御されるラッチ回路２２に取込
まれ、マルチプレクサ１７を経て単位データ毎にバッフ
ァレジスタ１８にセットされ、パリティジエネレータ／
チェツカ１９によりパリティチェックが行われ、その結
果を示すビットとデータの３ビットとがバスドライバ２
５及びＣ−ＢＵＳを経てＣＰＵのアキュムレータレジス
夕に順次転送されるようになっている。さて第２図に示
した制御回路によって行われる記録動作及び再生動作の
シーケンスを第３図に示す状態図に基いて説明する。

なお第３図の楕円内に示す４桁の数字はコントロールロ
ジック１１内の４個のフリップフロップＡ，Ｂ，Ｃ，Ｄ
夫々のＱ出力の状態０又は１をＡ，Ｂ，Ｃ，Ｄの順で示
している。また矢符は遷移の方向を示し、遷移の条件を
傍託している。まず第２図の制御回路はＭＣＲ／Ｗを記
録動作させるか又は再生動作させるかのＣＰＵからの指
示を待機する第１の状態■にある。

ＣＰＵからの命令が記録命令である場合（Ｒ＝１）、再
生命令である場合（Ｅ＝１）の夫々に対応して録再制御
回路１３がセットされる。そして第４図に示すように磁
気カードＭＣがＭＣＲ／Ｗの磁気ヘッドＭＨを臨ませた
ガイド孔４川こ挿入口４０ａから挿入され、磁気ヘッド
ＭＨよりも挿入口４０ａ側に配設したカード検知スイッ
チＦＳが磁気カードの前縁ＭＣａを検知して作動する（
ＦＳ＝１）と、Ｒ＝１又はＥ＝１の別に従ってフリップ
フロップＡ，Ｂ，Ｃ，Ｄは００００から０１１１又は１
１１１に変化して第２の状態■又は第６の状態■へ遷移
する。以下記録動作の場合について順を追って説明する
と、第２の状態■ではＭＣＲ／Ｗのカード移動機構のモ
ータ（図示せず）が正転駆動され送りローラ４１ａ，４
１ｂが正転駆動され、侠擬した磁気カードＭＣを実線矢
符で示す順方向に移動させる。

この第２の状態■になった後、所定のタイミング信号が
入力されるとフリップフロツプＡ，Ｂ，Ｃ，Ｄは０１０
１になり第３の状態■に遷移するが、第２の状態■にあ
る間に磁気カードＭＣの移動速度は安定し、またその前
縁ＭＣａは磁気カードＭＨより送りローラ４１ｂ側に到
るので磁気カードＭＣに対する記録が可能な状態になる
。而して第３の状態■においてはＭＲＺェンコーダ２０
からパリティビットを含む４ビットのデータがＭＣＲ／
Ｗに出力され磁気カードＭＣに対する記録が行われる。
磁気カードＭＣの順方向移動が進み、やがてその後緑（
図示せず）がカード検知スイッチＦＳから外れてこのス
イッチＦＳが非作動状態になる（ＦＳ＝０）とフリツプ
フロツプＡ，Ｂ，Ｃ，Ｄは０１１０となり、もう一つの
第３の状態■へ遷移するがこの状態■′においても磁気
カードＭＣへの記録が継続される。そして第３の状態■
′へ遷移した後、所定のタイミング信号が入力されると
フリツプフロツプＡ，Ｂ，Ｃ，Ｄは１１０１となり第４
の状態■に遷移し、この状態■においてはモータが逆転
駆動されて送りローラ４１ａ，４１ｂも逆転し、これに
より磁気カードＭＣは制動される。そして第４の状態■
に遷移した後所定のタイミング信号が入力された時点で
フリップフロップＡ，Ｂ，Ｃ，Ｄが００１１となり第５
の状態■に遷移する。この第５の状態■では磁気カード
ＭＣの移動もデータの記録も行われない。而してこのあ
と磁気カードＭＣは第４図に破線矢符で示す如く挿入口
４０ａ側に向う逆方向移動が行われて、記録データを磁
気カードＭＣの後縁側から逆順に再生してそのチェック
を行うようにしている。

すなわち第５の状態■に遷移した後、所定のタイミング
信号が入力されるとフリツプフロップＡ，Ｂ，Ｃ，Ｄは
１１１１となって第６の状態■に遷移する。この状態■
においてはモータは逆回転し、これにより送りローラ４
１ａ，４１ｂも逆転し、磁気カードＭＣの逆方向への移
動が開始される。そしてフリツプフロツプＡ，Ｂ，Ｃ，
Ｄが１０１１となる第７の状態■に遷移し、その後所定
のタイミング信号が入力され、且つ磁気ヘッドＭＨによ
り再生された４ビットの単位記録データのうち最初のビ
ットがＮＲＺヂコーダ２１に入力された（ＤＡＴＡ＝１
）時点でフリツプフロツプＡ，Ｂ，Ｃ，Ｄは１０１０と
なり第８の状態■に遷移する。第８の状態■ではこの状
態に遷移した時点から所定時間だけゲートを開けて単位
記録データをラツチ回路２２に取り込む。そして所定時
間経過後にフリップフロップＡ，Ｂ，Ｃ，Ｄが１００１
となる第９の状態■に遷移し、再生された単位記録デー
タをバッファレジスタ１８にセットし、ＣＰＵへの転送
に備える。そして第７の状態■へ復帰し、次順の単位記
録データの再生を待つ。このようにして状態■、■、■
を反復して次々とデータを取り込みＣＰＵへ転送するが
、この場合にパリテイジエネレータ／チエツカー９によ
つてパリティチェックを行い記録されたデータの正誤を
チェックするようにしている。磁気カードＭＣの逆方向
移動が進み、その前緑ＭＣａが磁気ヘッドＭＨに関して
カード検知スイッチＦＳと対称な位置に配設されたカー
ド検知スイッチＳＳの配設部位を通過し去ると、このカ
ード検知スイッチＳＳは非作動状態となり（ＳＳ：０）
、第７の状態■から前記第１の状態へ復帰して一枚の磁
気カードＭＣに対する一連の記録動作が終了することに
なる。次に再生動作の場合について順を追って説明する
。前述したようにＥ＝１及びＦＳ＝１の条件が共に満た
されるとフリップフロップＡ，Ｂ，Ｃ，○の状態が００
００から１１１１となり第６の状態■に遷移する。再生
動作の場合は第６の状態■においてモータは正転駆動さ
れ、送りローラ４１ａ，４１ｂも正転し、挿入口４０ａ
から挿入された磁気カードＭＣは順方向に移動する。そ
して磁気カードＭＣの前縁ＭＣａがカード検知スイッチ
ＳＳの配設部位に達してこれを作動状態にする（ＳＳ＝
１）と、フリツプフロツプＡ，Ｂ，Ｃ，Ｄは１０１１と
なって第７の状態■に遷移し、爾後記録動作時における
チェックの場合と同様に状態■、■、■を反復して記録
データを磁気カードＭＣの前縁ＭＣａ側から記録した順
序で再生し、順次ＣＰＵへ転送する。そして磁気カード
ＭＣが順方向に移動し、その後縁がカード検知スイッチ
ＳＳの配設部位を通過し去り、このＳＳが非作動状態に
なる（ＳＳ＝０）と、第７の状態■から第１の状態■に
復帰し、一枚の磁気カードＭＣに対する一連の再生動作
が終了する。なお磁気カードＭＣは図示しない排出口か
らガイド孔４０外へ排出される。而して本発明方式は再
生データのパリティチェック結果の割込みを以下のよう
にして行う点に特徴を有している。

すなわちまず上述した記録動作時においては記録したデ
ータのチェックのために再生されたデータについてのパ
リティチェック緒果はＣＰＵ内のアキュムレータレジス
夕の最上位桁に読込むようにしている。第５図はパリテ
ィジェネレータ／チェツカ１９まわりの回路を詳しく図
示している。図示の如くバスドライバ２５は５つの２入
力ＮＡＮＤゲート２５０，２５１，２５２，２５３及び
２５１５、インバータ２５ａ並びに２入力ＮＯＲゲート
２５ｂからなり、コントｏールロジツク１ １から出力
される読込信号ＲＩＳがィンバータ２５ａ及びＮＯＲゲ
ート２５ｂに、また同じくコントロールロジック１１か
ら出力される記録動作指示信号ＥＳがＮＯＲゲート２５
ｂに入力されるようにしている。そしてインバータ２５
ａの出力はＮＡＮＤゲート２５０，２５１，２５２，２
５３に入力され、ＮＯＲゲート２５ｂの出力はＮＡＮＤ
ゲート２５１５に入力されるようにしている。更にバッ
ファレジスタ１８が出力する３ビットのデータはＮＡＮ
Ｄゲート２５０，２５１及び２５２に１ビットずつ入力
されるようにしている。またパリテイジエネレータ／チ
ヱツ力１９がパリティチェックの結果を示す出力がＮＡ
ＮＤゲート２５３及び２５１５に入力されるようにして
いる。そしてＮＡＮＤゲート２５０，２５１，２５２，
２５３及び２５１５の出力は夫々Ｃ一ＢＵＳの０番ビッ
トラインＣＢ０、１番ビットラインＣＢ１、２番ビット
ラインＣＢ２、３番ビットラインＣＢ３及び１５蚤ビッ
トラインＣＢ１ ５を経てＣＰＵ内に設けた１６ビット
構成のアキュムレータレジスタＡ−ＲＥＧ（第６図参照
）のビット０（最下位桁）ビットー、ビット２、ビット
３及びビット１５（最上位桁）に入力されるようにして
いる。さてＭＣＲ／Ｗによって磁気カードＭＣに記録さ
れたデータはデータの３ビット及びパリティビットを単
位データとして磁気カードＭＣの後縁側から逆順でＭＣ
Ｒ／Ｗにより逐次再生される。再生データはＮＲＺデコ
ーダ２１により復号され、前述のようにしてバッファレ
ジスタ１８にセットされる。このセットされたデータは
パリティジエネレータノチエツ力によりパリティチェッ
クされ、チェックの結果データが正しい場合は“Ｈ”レ
ベルの信号がＮＡＮＤゲート２５３，２５１５に出力さ
れる。而してコントロールロジック１１から“Ｌ”レベ
ルの謙込信号ＲＩＳ及び記録動作信号ＥＳが入力される
と、正論理の３ビットのデータａ，ｂ，ｃは負論理に変
換されてＮＡＮＤゲート２５０，２５ １，２５２から
Ｃ一ＢＵＳのＣＢ０，ＣＢ１，ＣＢ２を経てＣＰＵへ転
送され、第６図に示すようにＡ一ＲＥＧのビット０，１
，２にセットされる。一方、パリティチェックの結果を
示すデータＰも負論理に変換されてＮＡＮＤゲート２５
３，２５ １ ５からＣ−ＢＵＳのＣＢ３，ＣＢ１ ５
を経てＣＰＵへ転送され、第６図に示すようにＡ−ＲＥ
Ｇのビット３，１５にセットされる。記録動作時におけ
る本発明のパリティチェック結果の講込みは上述の如き
手順で逐次行われるのであるが、本発明に係る情報処理
装置は公知の情報処理菱鷹と同様にＡ−ＲＥＧの最上位
桁のビット１５の状態を判定し得る命令、例えばＳＳＡ
命令（ＳｋｉｐｉｆＳｉｇｎｏｆＡ−ｒｅ亀ｓｔｅｎｉ
ｓｚｅｒｏの略で、Ａ−ＲＥＧのサインビット、すなわ
ちビット１５がゼロのときスキップする）等が用意され
ているので、この命令が使用でき、該命令によるデータ
Ｐのチェックが可能であり、パリティチェックの為のソ
フトウェアの簡略化が図れることになる。

なお記録動作時におけるチェックは特にデータの稀取っ
てのチェックを行わずパリティチェックのみで足りるの
でＡ−ＲＥＧのビット０，１，２，３にセットされたデ
ータはこの場合には利用されない。一方、前述した再生
動作時においては、データビットをワード機成する必要
があるのでｎビット（本実施例ではｎ＝３）のデータは
アキュムレータレジスタＡ−ＲＥＧの最下位桁側のｎビ
ット（本実施例ではビット０〜２の３ビット）に、パリ
ティチェック結果はアキュムレータレジスタＡ−ＲＥＧ
の最下位桁からｎ十１番目のビット（本実施例ではビッ
ト３）に謙込むようにしている。

再生動作時には磁気カードＭＣに記録されたデータはデ
ータの３ビット及びパリティビットを単位データとして
磁気カードＭＣの前縁ＭＣａ側からＭＣＲ／Ｗによって
逐次再生される。そしてバッファレジスタ１８にセット
されたデー外ま記録動作時におけるチェックの場合と同
様にパリティジエネレータ／チエツカ１９によつてパリ
テイチヱツクされ、その結果はＮＡＮＤゲート２５３，
２５１５に、また３ビットのデータはＮＡＮＤゲート２
５０，２５１，２５２に入力される。ところが再生動時
にはコントロールロジック１１からは謙込信号ＲＩＳの
みが発せられるのでィンバータ２５ａに連なるＮＡＮＤ
ゲート２５０，２５１，２５２，２５３を通じてＣＰＵ
への信号転送が行われ第７図に示すようにＡ−ＲＥＧの
ビット０，１，２に３ビットのデータａ，ｂ，ｃがまた
Ａ一ＲＥＧのビット３にはパリティチェックの結果を示
すデータＰがセットされる。次にＡ−ＲＥＧにセットさ
れたデータａ，ｂ，ｃ，Ｐを所定の命令により、第８図
に示された右に３ビットシフトし、データＰを最下位桁
のビット０に移す。本発明に係る情報処理装置は公知の
情報処理装置と同様にＡ−ＲＥＧの最下位桁のビット０
の状態を判定し得る命令、例えばＳＬＡ命令（Ｓｋｉｐ
ｉｆはＢｏｆＡ−ｒｅｇｓｔｅｒｌｓｚｅｒｏの略で、
Ａ‐ＲＥＧのＬＳＢすなわちビット０がゼロのときスキ
ップする）等が用意されているので、この命令が使用で
き、該命令によるデータＰのチェックが可能であり、再
生動作時においてもパリティチェックの為のソフトウェ
アの簡略化が図れる。

而して本発明に係る情報処理装置においては例えばワー
ド構成は１６ステップで３ワードを構成するようにして
行われる。

すなわち上述のようにしてパリティチェックの結果を読
取って再生データの正誤判断をした後、これが正しい場
合はデータａ，ｂ，ｃを主記憶装置ＭＭに予め用意した
３ワード分のメモリエリアＭＭ３，ＭＭ２，ＭＭＩのう
ちＭＭ３へ転送しそのビット１３，１４，１５に第９図
に示すように格略する。そしてＭＭ３のビット１３，１
４，１５に格納されたデータａ，ｂ，ｃを第１０図に示
すように右へ３ビットシフトして夫々ＭＭ３のビット１
０，１ １，１２にセットする。次に再生された単位デ
ータについても前同様にしてデータＰをみて再生データ
の正誤判断をした後、第１１図に示すように夫々Ａ一Ｒ
ＥＧのビット１３，１４，１５のデータｄ，ｅ，ｆをＭ
Ｍ３のビット１３，１４，１５に格納する。

そしてＭＭ３のビット１ ０，１ １，１ ２，１ ３
，１ ４，１５に格納されたデータａ，ｂ，ｃ，ｄ，ｅ
’ｆを第１２図に示すように右へ３ビットシフトして夫
々ＭＭ３のビット７，８，９，１０，１ １，１２にセ
ットし、ＭＭ３のビット１３，１４，１５を空けて次の
３ビットのデータの格納に備える。斯かるステップをｌ
ａ団行うと第１３図に示すようにデータａ．ｂ，ｃはＭ
ＭＩのビット０，１，２まで詰め上げられることになり
、ＭＭＩには１６ビットのデータａ，ｂ，ｃ……ｐより
なる第１のワードが、ＭＭ２には１６ビットのデータｑ
，ｒ，ｓ……ｒよりなる第２のワードが、またＭＭ３に
はデータｇ，ｈ′，ｉ′……ｖ′よりなる第３のワード
が夫々構成されて記録されることになる。すなわち本発
明による場合は、再生動作時に必要とされ、上述のよう
にして行われるワード構成の処理も効率よく行える利点
がある。更に本発明の方法は、上述の如くデータを主記
憶装置へ転送する方法によらずともアキュムレータレジ
ス夕に自動的に１ワードが構成される。

即ち第７図に示すように３ビットのデータａ，ｂ，ｃが
ビット０，１，２に、またパリテイチエツクの結果を示
すデータＰがビット３にセットされ、次いで右に３ビッ
トシフトして第８図に示すようにデータａ，ｂ，ｃをビ
ット１３，１４，１５に、またデータＰをビット川こ移
し、この状態でＳＬＡ命令等によりこのデータＰのチェ
ックを行つｏ次いで次の３ビットのデータｄ，ｅ，ｆ及
びこれらのパリティチェックの結果を示すデータＰを第
１４図に示すように前同様にしてビット０，１，２，３
にセットする。

そして前同様に３ビットシフトして第１５図に示すよう
にデータＰ′をビット０に位置させてそのチェックを行
う。このような方法を反復することによってアキュムレ
ータレジスタＡ−ＲＥＧにおけるワード構成、パリティ
チェックが可能となる。前述のように記録時のデータ再
生においてはパリティチェック結果のデータをビット１
５に入れることとしているが、それと同様の方法を再生
時に探る場合は、上述した如きアキュムレータレジス夕
でのワード構成は不可能である。

けだし右シフトによりビット１５に移ったデータｃ等が
次のパリティチェックの結果のデータＰ′等によって破
壊されるからである。翻えつて記録時の再生において再
生時の如くビット３にパリティチェックの結果のデータ
ＰをセットすることとすればデータＰのチェックのため
にこれを３ビット右シフトする必要があり、それだけ余
分の処理が必要となる。

ところが本発明によれば斯かる無駄な処理を要すること
なく、直ちにビット１５のデータＰをチェックすること
が可能である。このように本発明では記録時、再生時夫
々において好ましいアキュムレータレジス夕のビット位
置にパリティチェック結果をセットすることとしてデー
タ処理の効率化が可能となる。以上詳述したように本発
明方式による場合はワード構成のプロセスも含めてソフ
トウェアの簡略化が図れる。

【図面の簡単な説明】

図面は本発明の実施例を示すものであって、第１図は本
発明に係る情報処理装燈のブロック図、第２図は磁気カ
ードリーダノラィタのインターフェースのブロック図、
第３図は磁気カードリーダノラィタの動作シーケンスを
示す状態図、第４図は磁気カードリーダ／ラィタにおけ
る磁気力ード送導経路の略示側断面図、第５図は前記イ
ンターフェイスにおけるパリテイジエネレータ／チヱツ
カまわりのブロック図、第６図は記録動作時においてパ
リティチェック結果を謙込んだ状態を示すアキュムレー
タレジス夕の格納内容説明図、第７図は再生動作時にお
いてパリティチェック結果を謙込んだ状態を示すアキュ
ムレータレジス夕の格納内容説明図、第８図は第７図の
状態から右へ３ビットシフトした状態を示すアキュムレ
ータレジス夕の格納内容説明図、第９図乃至第１５図は
ワード構成の説明図である。 ＣＰＵ・・・・・・中央処理装置、Ａ−ＲＥＧ・・・・
・・アキュムレータレジス夕、ＭＣＲ／Ｗ・・・・・・
磁気カードリーダ／ライタ、１ノ０１ＮＴ・・・・・・
入出力装置インターフェース、ＭＭ・・・…主記憶装置
、１８・・・…バッフアレジスタ、１９……パリテイジ
ヱネレータ／チエツ力、２５……バスドライバ。 多３図 図 ＊ 図 寸 繁 函 球 図 ＊ 多５図 英６図 多ワ図 ※８図 解 ９ ＊ 図 ＊ 函 球 図 Ｃ 蝿 第１４図 第１５図

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置と、１ワードのビツト数よりも少いビ
   ツト数ｎのデータ及び該データに付されるパリテイビツ
   トを単位データとして記録媒体である磁気カードに対す
   る記録、再生を行う磁気カードリーダ／ライタとを具備
   し、該磁気カードリーダ／ライタの再生動作時には再生
   データのパリテイチエツクが行われ、またその記録動作
   時にも記録データの再生が行われて当該再生データのパ
   リテイチエツクが行われるようにした情報処理装置にお
   いて、 前記磁気カード／ライタの記録動作時における
   再生データのパリテイチエツク結果は中央処理装置内の
   所定レジスタの最上位桁に読み込んでその判定を行い、
   またその再生動作時における再生データ中のデータビ
   ツトは前記レジスタの最下位桁側ｎビツトに、また該再
   生データのパリテイチエツク結果は前記レジスタの最下
   位桁からｎ＋１番目のビツトに読み込み、次いで該レジ
   スタの内容を最上位桁側から最下位桁側へｎビツトシフ
   トし、これにより最下位桁に位置したパリテイチエツク
   結果の判定を行い、 斯かるデータビツト及びパリテイ
   チエツク結果の読み込み、シフト並びに、パリテイチエ
   ツク結果の判定の反復により該レジスタ内にてワード構
   成し、 又は前記反復と所定の記憶装置へのデータビツ
   ト転送とによつてワード構成することを特徴とする磁気
   カードリーダ／ライタによる再生データの処理方式。