JPS6027430B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6027430B2 JPS6027430B2 JP54043820A JP4382079A JPS6027430B2 JP S6027430 B2 JPS6027430 B2 JP S6027430B2 JP 54043820 A JP54043820 A JP 54043820A JP 4382079 A JP4382079 A JP 4382079A JP S6027430 B2 JPS6027430 B2 JP S6027430B2
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- Japan
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Description
【発明の詳細な説明】
本発明は１チップからなるマイクロコンピュータの改良
に関するもので、特に汎用レジスタの内容を出力する出
力信号の形成回路に関する。
に関するもので、特に汎用レジスタの内容を出力する出
力信号の形成回路に関する。
従釆マイク。コンピュータからのシリアル出力はシフト
レジスタ等のデータバッファを設け、このデータバッフ
ァにデータを一旦設定した後、１クロック毎に１ビット
ずつシフトさせて出力するか、又は汎用レジスタ等にデ
ータをセットし、このデータを並列出力端子の１ビット
を用いて出力し、再び汎用レジスタにデータをセットし
て出力させる方法が探られていた。前者の方法によれば
デ‐夕の出力は非常に効率的であるが、瓜１の内部にデ
ータバッファを常に設けねばならず、それだけＬＳＩの
面積が大きくなる欠点があり、また後者の方法によれば
、例えば９ビットのシリアル出力を実行させるために通
常１８ステップを必要とし、出力は２ステップに１ビッ
トしか出力できず速度が遅くなる欠点があった。本発明
は上記従来方法における欠点を除去して効率的にシリア
ル出力を導出させることができるマイクロコンピュータ
を提供するものである。
レジスタ等のデータバッファを設け、このデータバッフ
ァにデータを一旦設定した後、１クロック毎に１ビット
ずつシフトさせて出力するか、又は汎用レジスタ等にデ
ータをセットし、このデータを並列出力端子の１ビット
を用いて出力し、再び汎用レジスタにデータをセットし
て出力させる方法が探られていた。前者の方法によれば
デ‐夕の出力は非常に効率的であるが、瓜１の内部にデ
ータバッファを常に設けねばならず、それだけＬＳＩの
面積が大きくなる欠点があり、また後者の方法によれば
、例えば９ビットのシリアル出力を実行させるために通
常１８ステップを必要とし、出力は２ステップに１ビッ
トしか出力できず速度が遅くなる欠点があった。本発明
は上記従来方法における欠点を除去して効率的にシリア
ル出力を導出させることができるマイクロコンピュータ
を提供するものである。
図面を用いて本発明を詳細に説明する。図は本発明によ
る１チップからなる瓜１のブロック図で、データを記憶
するデータメモリ、該データメモリに記憶されているデ
ータに関する算術又は論理演算を実行する演算部、命令
を記憶する命令メモリ、該命令メモリをアドレスするプ
ログラムカウンタ、前記命令メモリから出力される命令
をデコードするデコーダ及び上記データメモリ、演算部
及びＢＩの入出力端子を制御する各種レジスタを含み、
発振回路から与えられるクロツク信号が必要に応じて与
えられ、導入された入力信号が適宜処理されて表示体或
いは各種機器の動作を制御するための信号が形成される
。
る１チップからなる瓜１のブロック図で、データを記憶
するデータメモリ、該データメモリに記憶されているデ
ータに関する算術又は論理演算を実行する演算部、命令
を記憶する命令メモリ、該命令メモリをアドレスするプ
ログラムカウンタ、前記命令メモリから出力される命令
をデコードするデコーダ及び上記データメモリ、演算部
及びＢＩの入出力端子を制御する各種レジスタを含み、
発振回路から与えられるクロツク信号が必要に応じて与
えられ、導入された入力信号が適宜処理されて表示体或
いは各種機器の動作を制御するための信号が形成される
。
図い於てＡＣＣ，及びＡＣＣ２夫々独立して動作可能に
設けられた汎用の第１レジス夕及び第２レジスタで、本
実施例においては４ビットレジスタで構成され、通常の
動作状態ではアキュムレータとして機能する。
設けられた汎用の第１レジス夕及び第２レジスタで、本
実施例においては４ビットレジスタで構成され、通常の
動作状態ではアキュムレータとして機能する。
ＡＬＵは算術又は論理演算を実行する演算部で、演算は
アキュムレータＡＣＣ，とアキュムレータＡＣＣ２、ア
キユムレータＡＣＣ，又はアキュムレータＡＣＣ２のい
ずれかと後述するＲＡＭ（データメモリ）、及びアキュ
ムレータＡＣＣ，又はアキュムレータＡＣＣ２のいずれ
かと後述するＲＯＭ（命令メモリ）との間で実行するこ
とができる。アキュムレータＡＣＣ，に接続されたフリ
ップフロップＣは演算の結果発生したキャリを保持する
機能をもち、該１ビット成分のキャリフリップフロツフ
。Ｃは命令によりセット・リセットすることができる。
入力端子１〜４は上記アキュムレータＡＣＣ，の第１レ
ジスタに接続されて、後述するＲＯＭから与えられる命
令によって入力端子１〜４に与えられている信号（デー
タ）を第１レジスタＡＣＣ，に収納する。入・出力端子
５〜８は上記アキュムレータＡＣＣ２の第２レジスタに
接続されて、命令によってデータの授受を行うことがで
きる。端子９は出力端子としてＢＩに設けられ、瓜１の
内部で上記第２ァキュムレータＡＣＣ２を構成する４ビ
ット汎用レジスタの１ビットに接続されている。上記第
２アキュムレータＡＣＣ２は第１アキュムレータＡＣＣ
，及びキャリフリップフロッフ。Ｃの間で、後述するＲ
ＯＭからの命令によって直列接続されて９ビット成分を
もつレジスタを構成する。結合された９ビットレジスタ
の内容はシフト命令で左又は右にシフト動作される。従
って上記出力端子９から導出される出力信号は、レジス
タ内の内容がシリアル出力として連続的に取り出される
と共にまた任意の１ビットをＬＳＩ出力として得ること
もできる。ＲＡＭはデータメモリで、上記アキュムレー
タＡＣＣ，及びアキュムレータＡＣＣ２との間でデータ
の授受を行うことができ、データメモリＲＡＭのアドレ
ス指定は４ビットからなるレジスタ日及びレジスタＬか
ら与えられる。レジスタ日は上位４ビットを、レジスタ
Ｌは下位４ビットを指定する。Ｐ３及びＰ４は本実施例
ではいずれも４ビットのレジスタで構成され、上記ァキ
ュムレータＡＣＣ，及びＡＣＣ２にいずれからデータを
入力することができる。出力端子１０〜１３及び１４〜
１７は各々上記しジスタＰ３及レジスタＰ４の内容を出
力する端子である。ＳＲ，及びＳＲ２はプログラムカウ
ンタＰＣの内容を保持するスタツクレジスタで、プログ
ラムカウンタＰＣがサブルーチンのアドレスを指定して
いる期間、戻りのアドレスを記憶しておくためのレジス
タで、２段のスタツクレジスタで構成されている。端子
１８はＢＩをＧＮＤに接続し、端子１９は電源Ｖ血に接
続する。次にＲＯＭはマイクロコンピュータの機能に応
じて各種の命令を予め記憶させた命令メモリで、特に本
発明においては上記アキュムレータＡＣＣ，アキユムレ
ータＡＣＣ２及びキヤＩＪフリツプフロツブＣを結合さ
せて９ビット構成のシフトレジスタを構成する命令、及
び該９ビットシフトレジスタの内容を順次左或いは右に
シフトさせて適宜出力端子９に導出させる命令が書き込
まれてなり、これ等の命令がプログラムカウン夕ＰＣで
アドレス指定されて読み出された状態でアキュムレータ
ＡＣＣ，，ＡＣＣ２及びキヤリフリップフロツプに納め
られているデータはシリアル結合されて命令によりシフ
ト動作を介して出力端子９から所望ビットがＬＳＩ出力
として取り出されらる。本実施例では結合させるレジス
タとしての２個のアキユムレータ及びキヤリフリツプフ
ロツプを選択した場合について述べたが、これはアキユ
ムレータＡＣＣ，，ＡＣＣ２には本来その機能特性上Ｒ
ＯＭから多種の命令が与えられており、これ等の命令と
併せてレジスタ結合によるシリアル出力を一層有効に活
用させるものである。
アキュムレータＡＣＣ，とアキュムレータＡＣＣ２、ア
キユムレータＡＣＣ，又はアキュムレータＡＣＣ２のい
ずれかと後述するＲＡＭ（データメモリ）、及びアキュ
ムレータＡＣＣ，又はアキュムレータＡＣＣ２のいずれ
かと後述するＲＯＭ（命令メモリ）との間で実行するこ
とができる。アキュムレータＡＣＣ，に接続されたフリ
ップフロップＣは演算の結果発生したキャリを保持する
機能をもち、該１ビット成分のキャリフリップフロツフ
。Ｃは命令によりセット・リセットすることができる。
入力端子１〜４は上記アキュムレータＡＣＣ，の第１レ
ジスタに接続されて、後述するＲＯＭから与えられる命
令によって入力端子１〜４に与えられている信号（デー
タ）を第１レジスタＡＣＣ，に収納する。入・出力端子
５〜８は上記アキュムレータＡＣＣ２の第２レジスタに
接続されて、命令によってデータの授受を行うことがで
きる。端子９は出力端子としてＢＩに設けられ、瓜１の
内部で上記第２ァキュムレータＡＣＣ２を構成する４ビ
ット汎用レジスタの１ビットに接続されている。上記第
２アキュムレータＡＣＣ２は第１アキュムレータＡＣＣ
，及びキャリフリップフロッフ。Ｃの間で、後述するＲ
ＯＭからの命令によって直列接続されて９ビット成分を
もつレジスタを構成する。結合された９ビットレジスタ
の内容はシフト命令で左又は右にシフト動作される。従
って上記出力端子９から導出される出力信号は、レジス
タ内の内容がシリアル出力として連続的に取り出される
と共にまた任意の１ビットをＬＳＩ出力として得ること
もできる。ＲＡＭはデータメモリで、上記アキュムレー
タＡＣＣ，及びアキュムレータＡＣＣ２との間でデータ
の授受を行うことができ、データメモリＲＡＭのアドレ
ス指定は４ビットからなるレジスタ日及びレジスタＬか
ら与えられる。レジスタ日は上位４ビットを、レジスタ
Ｌは下位４ビットを指定する。Ｐ３及びＰ４は本実施例
ではいずれも４ビットのレジスタで構成され、上記ァキ
ュムレータＡＣＣ，及びＡＣＣ２にいずれからデータを
入力することができる。出力端子１０〜１３及び１４〜
１７は各々上記しジスタＰ３及レジスタＰ４の内容を出
力する端子である。ＳＲ，及びＳＲ２はプログラムカウ
ンタＰＣの内容を保持するスタツクレジスタで、プログ
ラムカウンタＰＣがサブルーチンのアドレスを指定して
いる期間、戻りのアドレスを記憶しておくためのレジス
タで、２段のスタツクレジスタで構成されている。端子
１８はＢＩをＧＮＤに接続し、端子１９は電源Ｖ血に接
続する。次にＲＯＭはマイクロコンピュータの機能に応
じて各種の命令を予め記憶させた命令メモリで、特に本
発明においては上記アキュムレータＡＣＣ，アキユムレ
ータＡＣＣ２及びキヤＩＪフリツプフロツブＣを結合さ
せて９ビット構成のシフトレジスタを構成する命令、及
び該９ビットシフトレジスタの内容を順次左或いは右に
シフトさせて適宜出力端子９に導出させる命令が書き込
まれてなり、これ等の命令がプログラムカウン夕ＰＣで
アドレス指定されて読み出された状態でアキュムレータ
ＡＣＣ，，ＡＣＣ２及びキヤリフリップフロツプに納め
られているデータはシリアル結合されて命令によりシフ
ト動作を介して出力端子９から所望ビットがＬＳＩ出力
として取り出されらる。本実施例では結合させるレジス
タとしての２個のアキユムレータ及びキヤリフリツプフ
ロツプを選択した場合について述べたが、これはアキユ
ムレータＡＣＣ，，ＡＣＣ２には本来その機能特性上Ｒ
ＯＭから多種の命令が与えられており、これ等の命令と
併せてレジスタ結合によるシリアル出力を一層有効に活
用させるものである。
しかしＬＳＩ内に設けられたその他のレジスタ、例えば
出力レジスタＰ３及びＰ４を利用して本発明を実施する
こともできる。上記ＲＯＭから読み出された命令は、命
令デコーダＩＤでデコードかれて上記アキュムレータ部
をはじめＬＳＩの各部に与えられる。
出力レジスタＰ３及びＰ４を利用して本発明を実施する
こともできる。上記ＲＯＭから読み出された命令は、命
令デコーダＩＤでデコードかれて上記アキュムレータ部
をはじめＬＳＩの各部に与えられる。
以下本発明のように独立に動作する少なく共２個のレジ
スタについて、一方のレジスタに出力端子を形成し、Ｒ
ＯＭに予めこれ等のレジスタを結合させる命令を書き込
んで構成することにより、命令を読み出すことによって
、通常はしジスタ自身がもつビット長データ処理に使用
されている汎用レジス夕の有効活用を図り、レジスタ自
身のビット長よりも長いビットからなる信号についても
シリァルに連続出力を得ることができ、瓜１内にシリア
ル出力のための回路として特別に占有面積を必要とせず
、簡単な構成を付加するのみでＬＳＩ機能を著しく向上
させることができる。
スタについて、一方のレジスタに出力端子を形成し、Ｒ
ＯＭに予めこれ等のレジスタを結合させる命令を書き込
んで構成することにより、命令を読み出すことによって
、通常はしジスタ自身がもつビット長データ処理に使用
されている汎用レジス夕の有効活用を図り、レジスタ自
身のビット長よりも長いビットからなる信号についても
シリァルに連続出力を得ることができ、瓜１内にシリア
ル出力のための回路として特別に占有面積を必要とせず
、簡単な構成を付加するのみでＬＳＩ機能を著しく向上
させることができる。
図は本発明による実施例を示す要部ブロック図である。
Claims (1)
- １ 同一チツプ内に独立させて設けられた汎用の第１レ
ジスタ及び第２レジスタと、該第１レジスタ及び第２レ
ジスタのいずれかのレジスタを１ビツトから導出された
出力端子と、上記第１レジスタ及び第２レジスタ間を直
列に接続するラインと、該接続ラインを介して第１レジ
スタと第２レジスタを接続して信号をシフトするための
指令を与える制御手段とを備えてなり、第１レジスタ或
いは第２レジスタの所望の１ビツトの内容を出力するこ
とを特徴とするマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54043820A JPS6027430B2 (ja) | 1979-04-10 | 1979-04-10 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54043820A JPS6027430B2 (ja) | 1979-04-10 | 1979-04-10 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55135961A JPS55135961A (en) | 1980-10-23 |
| JPS6027430B2 true JPS6027430B2 (ja) | 1985-06-28 |
Family
ID=12674375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54043820A Expired JPS6027430B2 (ja) | 1979-04-10 | 1979-04-10 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027430B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123121A (ja) * | 1982-01-14 | 1983-07-22 | Nec Corp | 入力制御回路 |
| JP4907409B2 (ja) * | 2007-04-04 | 2012-03-28 | 大成建設株式会社 | 吹付けコンクリート試験体用の型枠および型枠ユニットと吹付けコンクリート試験体の製作方法 |
-
1979
- 1979-04-10 JP JP54043820A patent/JPS6027430B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55135961A (en) | 1980-10-23 |
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