JPS62160531A - シングルチツプマイクロコンピユ−タの演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、シングルチップマイクロコンピュータ（以下
、■チップマイコンという）の演算装置に関するもので
ある。

（従来の技術） 従来、このような分野の技術としては第２図のようなも
のがあった。以下、その構成を説明する。

第２図はｌチップマイコン内に設けられる従来の演算装
置の一構成例を示すブロック図である。

この演算装置は、データを一時格納するアキュムレータ
（ＡＣＣ：）１及び一時レジスタ２と、制御信号に基づ
き前記アキュムレータｌ及び一時レジスタ２内のデータ
を取込んで算術演算や論理演算を行う算術論理演算回路
（ＡＬＵ）　３と、この算術論理演算回路３の演算結果
の状態を示すフラグ類（ＦＬＡＧ）　４とを備えている
。これらアキュムレータ１、一時レジスタ２、算術論理
演算回路３及びフラグ類４は、相互に共通パス５を介し
て接続されると共に、該共通バス５を介して演算装置の
外部と接続されている。さらに、アキュムレータ１及び
一時レジスタ２はそれぞれデータ線６，７を介して算術
論理演算回路３に接続され、その算術論理演算回路３に
データ線８を介してフラグ類４がｖｃ続されている。

さらに、これらのアキュムレータｌ、一時レジスタ２、
算術論理演算回路３、及びフラグ類４等の動作を制御す
るために、図示しない記憶装置（ＲＯＭ）に格納された
プログラムの命令を一時保持する命令レジスタ（ＩＲ）
１０と、この命令レジスタ１０内の命令を解読して各種
の制御信号を出力するプログラマブル・ロジックｅアレ
イ（ＰＬＡ）１１とが設けられている。命令レジスタｌ
Ｏは図示しない記憶装置とデータ線１２で接続され、さ
らにその命令レジスタｌＯはデータ線１３を介してプロ
グラマブルＯロジック拳アレイ１１と接続されている。

このプログラマブル・ロジック・アレイ１１は第１およ
び第２の信号線１４．１５を介して算術論理演算回路３
に接続されている。

次に動作について説明する。

図示しない記憶装置により読出されたプログラムの命令
は、データ線１２を通して命令レジスタ１０へ取出され
た後、データ線１３を通してプログラマブル・ロジック
−アレイ１１に与えられる。プログラマブル・ロジック
−７レイ１１は与えられた命令を解読して各種の制御信
号を発生し、それらの制御信号を第１．第２の信号線１
４．１５を介して算術論理演算回路３に与えると共に、
アキュムレータｌ、一時レジスタ２及びフラグ類４に与
える。

すると、外部より共通バス５を介して演算装置の内部に
取込まれた第１および第２のデータのうち、第１のデー
タはアキュムレータ１に、第２のデータは一時しジスタ
？にそれぞれ格納される。

次に、第１のデータはデータ線６を介して、第２のデー
タはデータ線７を介してそれぞれ算術論理演算回路３に
取込まれる。算術論理演算回路３では、プログラマブル
拳ロジック優アレイ１１力）も第１．第２の信号線１４
．１５を介して与えられる制御信号に基づき、取込んだ
データの演算を行う。ここで、第２の信号線１５は、デ
ータのビット長、データの２進数、２進化１０進数、浮
動小数点等の区分を表わすデータ形式についての指示を
伝達し、また第１の信号！１１４は演算についてのその
他の指示を伝達する。

このように、演算装置等の動作を制御する命令は、第３
図に示すように、一般に命令コード部と変位部とで構成
されている。変位部は、演算の対象となるデータが格納
されている記憶装置の番地を示す、また、命令コード部
は演算の種類を機械語で示す欄で、この命令コード部に
は演算の対象となるデータの形式についての情報も設定
される。

例えば、演算の対象となるデータの形式が４ビツト長と
８ビツト長との２種類を持つ加算命令の構成例を第４図
に示す。この加算命令では、命令コード部に加算命令ｍ
ｆｅとデータ形式とが設定され、そのデータ形式が“Ｏ
”のときは４ビツト加算命令であることを示し、“１”
のときは８ビツト加算命令であることを示す。

（発明が解決しようとする問題点） しかしながら、上記構成の演算装置では、次のような問
題点があった。

データのビット数を機械語の命令コード部において指定
しなければならないために、命令コード部のビット長が
長くなり、命令を格納する命令レジスタ１０やプログラ
マブル・ロジック争アレイ１１が大きくなる。さらに、
命令を記憶装置から命令レジスタ１０に読出す時、２回
以上に分割しなければならなくなり、命令の実行時間が
遅くなるという問題点があった。

本発明は前記従来技術が持っていた問題点として、命令
レジスタやプログラマブル・ロジック拳アレイが大きく
なる点や、命令の実行時間が遅くなるという点について
解決したｌチップマイコンの演算装置を提供するもので
ある。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、データを一時格
納するアキュムレータ及び一時レジスタと、制御信号に
基づき前記アキュムレータ及び一時レジスタ内のデータ
を取込んで所定の演算を行う算術論理演算回路とを備え
た１チツプマイコンの演算装置において、前記アキュム
レータに格納されているデータの形式に関する情報を記
憶する記憶手段と、前記アキュムレータへのデータ格納
時に前記記憶手段にデータの形式を情報として与える情
報供給手段とを設けたものである。

（作　用） 本発明によれば、以上のように１チツプマイコンの演算
装置を構成したので、情報供給手段はデータ形式情報を
記憶手段に格納させるように働く。これにより命令コー
ド部のビット長の短縮化が計れる。従って前記問題点を
除去できるのである。

（実施例） 第１図は本発明の一実施例を示すｌチップマイコンにお
ける演算装置の構成ブロック図である。

なお、従来の第２図中の要素と同一の要素には同一の符
号が付されている。

この演算装置が従来の第２図のものと異なる点は、第２
図における算術論理演算回路３とプログラマブル・ロジ
ック・アレイ１１との間の第２の信号線１５を省略し、
データの形式に関する情報を記憶する記憶手段、例えば
データ形式記憶装置（ＤＤ）２０を設け、さらにこのデ
ータ形式記憶装置２０を信号線２１により共通バス２１
に接続すると共に信号ＭＡ２２により算術論理演算回路
３に接続したことである。ここで、信号線２１は、アキ
ュムレータｌへのデータ格納時にデータ形式記憶装置２
０に対してデータの形式を情報として与える情報供給手
段として機能する。

以上のように構成される演算装置の動作について説明す
る。

第１のデータを共通バス５を介してアキュムレータｌに
格納すると共に、該第１のデータのデータ形式情報を共
通バス５及び信号線２１を介してデータ形式記憶装置２
０に設定する。ここで、データ形式情報をデータ形式記
憶装置２０に設定する方法としては、データ形式記憶装
置２０に即値を与える命令を実行する方法、第３のデー
タとして該データ形式情報を用意し、これを共通バス５
及び信号線２１を介してデータ形式記憶装置２０に設定
する方法、あるいは第１のデータの一部にデータ形式情
報を含ませる方法等、種々の方法がある。

次に、図示しない記憶装置に記憶されたプログラムの命
令をデータ線１２を通して命令レジスタ１０に格納する
と共に、共通バス５を通して第２のデータを一部レジス
タ２に格納する。その後、命令レジスタ１０に格納され
た命令はデータ線１３を通してプログラマブル・ロジッ
ク・アレイ１１に送られ、このプログラマブル・ロジッ
ク・アレイ１１から制御信号が出力されてそれが信号線
１４を介して算術論理演算回路３へ与えられる。信号線
１４上の制御信号は、例えば命令が加算命令の場合、ア
キュムレータ１の内容と一部レジスタ２の内容との加算
を算術論理演算回路３に指示する内容となる。

また、前述したようにアキュムレータ１にデータを格納
する命令で、同時にデータ形式記憶装置２０に該データ
のデータ形式が既に設定されているので、このデータ形
式記憶装置２０は設定されている情報に基づいて信号線
２２にデータ形式に関する信号を生ぜしめる。例えば、
データ形式記憶装置２０には、アキュムレータｌに格納
されているデータの形式がバイト・データであるという
情報が格納されているとすると、該データ形式記憶装置
２０は算術論理演算回路３に対して、演算すべきデータ
の形式がバイト−データであることを示す信号を信号線
２２を通して与える。

すると、算術論理演算回路３は、アキュムレータ１と一
部レジスタ２とからそれぞれデータを読込み、信号線１
４および２２を介して与えられる指示に従って、読込ん
だデータの演算を行う、この演算結果は、共通バス５を
介してアキュムレータ１あるいは演算装置の外部へ伝達
される。

本発明の利点は次のようである。

（１）データ形式記憶装置２０とこの記憶装置２０にデ
ータ形式の情報を与える情報供給手段（共通バス５及び
信号線２１）とを設けたので、データ形式の情報を命令
コード部の中に持つ必要がなくなる。そのため、命令レ
ジスタｌＯ及びプログラマブル・ロジック・アレイ１１
を縮少でき、１チツプマイコンのコストを従来のものよ
りも低減できる。

さらに、命令のビット長が縮少されるので、命令実行の
高速化と、プログラム格納用記憶装置（ＲＯＭ）におけ
る使用効率の向上が計れる。

（２）前記（１）の利点を第５図〜第７図の命令構成図
を参照しつつ詳説する。

例えば、１語長が１バイト（８ビツト）で、かつ１４個
の命令を持ち、変位部が４ビツト長である１チツプマイ
コンを考える。ここで、命令コード部は４ビツト長とな
り、またデータ形式としては４ビツト長と８ビツト長の
２種類が扱えるとする。

従来の第２図の演算装置を持つｌチップマイコンにおい
ては、命令コード部４ビットのうち、１ビツトはデータ
形式用に使用されるため、第５図に示すように１語長の
命令に割付けることのできる命令コード部のビットは、
３ビツト８命令となる。そのため、１４命令を実現する
ためには、第６図に示すように２語長の命令を新たに設
ける必要があった。

これに対して本実施例によれば、データ形式記憶装置２
０を１ビツトと、この記憶装置２０を１に設定する第１
５番目の命令と、該記憶装置２０をＯに設定する第１８
番目の命令とを設けることにより、第７図に示すように
全命令を１語長で表現することができる。

すなわち、従来の１チツプマイコンにおいては、２語長
の命令が存在するために、命令レジスタ１０のビット長
が１８ビツトとなり、またプログラマブル・ロジック・
アレイ１１の入力が１６ビツトとなる。これに対し、本
実施例の１チツプマイコンでは、前命令が１語長となる
ために、命令レジスタ１０のビット長が８ビツト、また
プログラマブル拳ロジック・アレイ１１の入力が８ビツ
トとなる。そのため、従来のものよりも、命令レジスタ
ＩＯ及びプログラマブル・ロジック・アレイ１１を縮少
することが可能となり、これによってコストの低減や、
命令実行の高速化が計れる。

なお、上記実施例において、アキュムレータ１と算術論
理演算回路３との間にアキュムレータラッチを設けたり
、算術論理演算回路３に１０進補正回路を接続したり、
あるいはプログラマブル・ロジック拳アレイ１１を他の
構成の命令デコーダに代える等、種々の変形が可能であ
る。

（発明の効果） 以上詳細に説明したように、本発明によれば、データ形
式の記憶手段と、この手段にデータ形式情報を与える情
報供給手段とを設けたので、命令コード部のビット長を
短縮でき、これによって演算装置を制御する制御部の縮
少化、低コスト化、命令実行の高速化という効果が期待
できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すｌチップマイコンにおけ
る演算装置の構成ブロック図、第２図は従来の１チツプ
マイコンにおける演算装置の構成ブロック図、第２図は
従来の１チツプマイコンにおける演算装置の構成ブロッ
ク図、第３図は従来の命令構成図、第４図は従来の加算
命令の構成図、第５図は従来の１語長の命令構成図、第
６図は従来の２語長の命令構成図、第７図は本実施例の
１語長の命令構成図である。 ｌ・・・・・・アキュムレータ（ＡＧＯ）、　　２・・
・・・・一時レジスタ（ＴＲ）、３・・・・・・算術論
理演算回路（ＡＬＵ）、　４・・・・・・フラグ類（Ｆ
ＬＡＧ）、５・旧・・共通バス、１０・・団・命令レジ
スタ（ＩＲ）、１１・・団・プログラマブル拳ロジック
・アレイ（ＰＬＡ）、　１４，２１．２２・・・・・・
信号線、２０・・・・・・データ形式記憶装置（ＤＯ）
。 出願人代理人　　　柿　　本　　恭　　成１　アキュム
レータ 第１図 従来の演算表置 第２園 従来の＠令構成図 第３図 従来のカロ算命令の構成図 第４図

Claims (1)

1. 【特許請求の範囲】 データを一時格納するアキュムレータ及び一時レジスタ
   と、制御信号に基づき前記アキュムレータ及び一時レジ
   スタ内のデータを取込んで所定の演算を行う算術論理演
   算回路とを備えたシングルチップマイクロコンピュータ
   の演算装置において、 前記アキュムレータに格納されているデータの形式に関
   する情報を記憶する記憶手段と、 前記アキュムレータへのデータ格納時に前記記憶手段に
   データの形成を情報として与える情報供給手段とを、 設けたことを特徴とするシングルチップマイクロコンピ
   ュータの演算装置。