JPS602775B2 - モニタ機能付大規模集積回路及びその製造方法 - Google Patents
モニタ機能付大規模集積回路及びその製造方法Info
- Publication number
- JPS602775B2 JPS602775B2 JP56135211A JP13521181A JPS602775B2 JP S602775 B2 JPS602775 B2 JP S602775B2 JP 56135211 A JP56135211 A JP 56135211A JP 13521181 A JP13521181 A JP 13521181A JP S602775 B2 JPS602775 B2 JP S602775B2
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- Japan
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- chip
- integrated circuit
- monitor
- scale integrated
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/27—Structural arrangements therefor
- H10P74/277—Circuits for electrically characterising or monitoring manufacturing processes, e.g. circuits in tested chips or circuits in testing wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は製品チップにその配線構造部分チェックのため
のモニター素子を形成したモニター機能付きの大規模集
積回路及びその製造方法に関する。
のモニター素子を形成したモニター機能付きの大規模集
積回路及びその製造方法に関する。
大規模集積回路（ＬＳＩ）の規模が大きくなるにつれて
、チップ寸法も大きくなる。
、チップ寸法も大きくなる。
従って、一枚のウェハから得られるチップ数も少なくな
ってしまう。このような状況において、従来のようにウ
ェハ内にモニター用チップを設けることは、それだけ製
品チップとして得られるチップ数が少なくなるから、モ
ニター用チップを用いての製品チップの良否の反定をす
ることは好ましくない。また、上述のように規模の大き
くなったは１においては、チップ内に占めるアクティブ
なパルク領域よりもパルク間を接続する多層金属配線の
占める領域の方が大きくなる。このような状況の下にお
いては、瓜１の歩留りお決定する比重はバルク自体から
多層金属配線へ移る。多層金属配線が歩蟹りに影響を与
える因子はその配線がバルクの段差上で生ずる断線、ス
ルーホールの不完全さである。この因子のチェックのた
めに、モニター用チップを用いることは上述の如く好ま
しくないし、また、ダイレクトステップ・アンド・リピ
ート方式の露光工程を用いる場合のスループットの減少
等不利な点が顕著になる。本発明は上述したようなは１
の大規模化により顕在化するＬＳＩの欠点に鑑みて創案
されたもので、その目的は、半導体基板上に形成され第
１の段差を有する第１の被膜と、該第１の被膜上に形成
され第２の段差を有する第２の被膜とを有し「該第１、
第２の段差の平面形状が閉じた形状をなし、該第１、第
２の被膜上に形成され且つ該第１、第２の段差の閉じた
形状の内側と外側の間を蛇行するよう形成された導電パ
ターンを有し「該導電パターンの両端がパッドに接続さ
れてなるモニター素子がチップの禾使用領域に形成され
てなることを特徴とするモニター機能付大規模集積回路
を提供すると共に、そのようなモニター素子を形成する
工程と、導電パターンの導適状態をモニタする工程とを
有する製造方法を提供することにある。以下、添付図面
を参照しながら、本発明の一実施例を説明する。
ってしまう。このような状況において、従来のようにウ
ェハ内にモニター用チップを設けることは、それだけ製
品チップとして得られるチップ数が少なくなるから、モ
ニター用チップを用いての製品チップの良否の反定をす
ることは好ましくない。また、上述のように規模の大き
くなったは１においては、チップ内に占めるアクティブ
なパルク領域よりもパルク間を接続する多層金属配線の
占める領域の方が大きくなる。このような状況の下にお
いては、瓜１の歩留りお決定する比重はバルク自体から
多層金属配線へ移る。多層金属配線が歩蟹りに影響を与
える因子はその配線がバルクの段差上で生ずる断線、ス
ルーホールの不完全さである。この因子のチェックのた
めに、モニター用チップを用いることは上述の如く好ま
しくないし、また、ダイレクトステップ・アンド・リピ
ート方式の露光工程を用いる場合のスループットの減少
等不利な点が顕著になる。本発明は上述したようなは１
の大規模化により顕在化するＬＳＩの欠点に鑑みて創案
されたもので、その目的は、半導体基板上に形成され第
１の段差を有する第１の被膜と、該第１の被膜上に形成
され第２の段差を有する第２の被膜とを有し「該第１、
第２の段差の平面形状が閉じた形状をなし、該第１、第
２の被膜上に形成され且つ該第１、第２の段差の閉じた
形状の内側と外側の間を蛇行するよう形成された導電パ
ターンを有し「該導電パターンの両端がパッドに接続さ
れてなるモニター素子がチップの禾使用領域に形成され
てなることを特徴とするモニター機能付大規模集積回路
を提供すると共に、そのようなモニター素子を形成する
工程と、導電パターンの導適状態をモニタする工程とを
有する製造方法を提供することにある。以下、添付図面
を参照しながら、本発明の一実施例を説明する。
第１図は本発明の実施例を示す。
１はチップであり、２はチップーに形成された電源パッ
ド「 ３はチップの未使用領域例えば電源パッド２近傍
に形成されたモニターパッドである。
ド「 ３はチップの未使用領域例えば電源パッド２近傍
に形成されたモニターパッドである。
４はチップ１に形成された集積回路配線構造部分（後述
）のためのモニター素子（Ａは段差礎造部分を表わす。
）のためのモニター素子（Ａは段差礎造部分を表わす。
）であり、その端子５，６は、それぞれ給電路７，８を
介して電源パッド２及びモニターパッド３へ接続されて
いる。このようにチップーの未使用領域に形成されるモ
ニター素子４は、例えば第２図に示すような段差機造で
ある。
介して電源パッド２及びモニターパッド３へ接続されて
いる。このようにチップーの未使用領域に形成されるモ
ニター素子４は、例えば第２図に示すような段差機造で
ある。
第２図の２−２はモニター素子４の一部平面図で、その
Ａ一Ａ′の断面図を２一１に示す。図中１１は基板で１
川まその上に形成され第１の段差○，を有するポリシリ
コン、ＰＳＧ膜等の酸化膜等の第１の被膜で、１２はそ
の上に形成されて第２の段差○２を有する同様の膜から
なる第２の被膜で、さらに９はその上に形成された金属
配線層よりなる導電パターンである。平面図から明らか
なように、第１、第２の段差Ｄ，，Ｄ２の平面パターン
は、両段差を帯状をなし且つ閉じた形状で本実施例では
正方形になっている。そして導電パターン９がその閉じ
た形状の内側と外側の間を蛇行している。このような段
差緩造は図示しないが、スルーホールを有する集積回路
配線構造部分にも生ずるので、この部分もまた、モニタ
ー素子として形成される。その他断線、短絡の原因とな
る部分も上述した集積回路構成部分に含まれる。
Ａ一Ａ′の断面図を２一１に示す。図中１１は基板で１
川まその上に形成され第１の段差○，を有するポリシリ
コン、ＰＳＧ膜等の酸化膜等の第１の被膜で、１２はそ
の上に形成されて第２の段差○２を有する同様の膜から
なる第２の被膜で、さらに９はその上に形成された金属
配線層よりなる導電パターンである。平面図から明らか
なように、第１、第２の段差Ｄ，，Ｄ２の平面パターン
は、両段差を帯状をなし且つ閉じた形状で本実施例では
正方形になっている。そして導電パターン９がその閉じ
た形状の内側と外側の間を蛇行している。このような段
差緩造は図示しないが、スルーホールを有する集積回路
配線構造部分にも生ずるので、この部分もまた、モニタ
ー素子として形成される。その他断線、短絡の原因とな
る部分も上述した集積回路構成部分に含まれる。
上述のように、バルク上の集積回路配線構造部分と同じ
モニター素子をチップ１の未使用領域に形成しておき、
そのモニター素子を電源パッド２とモニターパッド３と
を用いてモニターすれば、集積回路バルク上に生ずるこ
とのある金属配線層９の断線を検出し得る。
モニター素子をチップ１の未使用領域に形成しておき、
そのモニター素子を電源パッド２とモニターパッド３と
を用いてモニターすれば、集積回路バルク上に生ずるこ
とのある金属配線層９の断線を検出し得る。
このような断線は位置合わせ不良、エッチング不良があ
り、これにより段差が大きくなって生ずるものである。
かくして、集積回路配線構造部分の良否を判定すること
が出来る。上述したモニタ素子４は、段差が閉じた形状
をなし、それに対し導電パターン９が蛇行しているので
、マスク位置合せ等で生じる位置ずれがいずれの方向に
生じても、２つの段差が重なることによる導蚤パターン
９の段線等をモニタすることができる。このようにして
従来技法で用いていたモニター用チップは不要となるか
ら、製品チップ数の低減は防げる。
り、これにより段差が大きくなって生ずるものである。
かくして、集積回路配線構造部分の良否を判定すること
が出来る。上述したモニタ素子４は、段差が閉じた形状
をなし、それに対し導電パターン９が蛇行しているので
、マスク位置合せ等で生じる位置ずれがいずれの方向に
生じても、２つの段差が重なることによる導蚤パターン
９の段線等をモニタすることができる。このようにして
従来技法で用いていたモニター用チップは不要となるか
ら、製品チップ数の低減は防げる。
また、ダイレクトステップ・アンド・リピート方式の露
光工程を使う時のスループットが減少してしまう等の欠
点も除去しうる。これらの効果が得られると同時に、チ
ップの未使用領域（デッドエリア）の有効利用も図られ
ている。上記実施例において、モニター素子への給電路
は必ずしも電源パッドからでなくてもよい。以上要する
に、本発明によれば次のような効果が得られる。■ モ
ニター用チップないこ製品チップの配線関係のチェック
が行なえる。
光工程を使う時のスループットが減少してしまう等の欠
点も除去しうる。これらの効果が得られると同時に、チ
ップの未使用領域（デッドエリア）の有効利用も図られ
ている。上記実施例において、モニター素子への給電路
は必ずしも電源パッドからでなくてもよい。以上要する
に、本発明によれば次のような効果が得られる。■ モ
ニター用チップないこ製品チップの配線関係のチェック
が行なえる。
■ は１の規模が大きくなると、モニター用チップのな
いことから得られる効果が大きくなる。
いことから得られる効果が大きくなる。
■ 未使用領域の活用が図られている等である。
第１図は本発明チップの構成を示す平面図、第２図の２
−１は集積回路配線構造部分の断面図、第２図の２−２
は第２図の２−１の平面図である。 図中、１はチップ、２′１電源パッド「 ３はモニター
パッド「 ４はモニター素子、７，８は給電路である。 第１図第２図
−１は集積回路配線構造部分の断面図、第２図の２−２
は第２図の２−１の平面図である。 図中、１はチップ、２′１電源パッド「 ３はモニター
パッド「 ４はモニター素子、７，８は給電路である。 第１図第２図
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成され第１の段差を有する第１の
被膜と、該第１の被膜上に形成され第２の段差を有する
第２の被膜とを有し、該第１、第２の段差の平面形状が
閉じた形状をなし、 該第１、第２被膜上に形成され且
つ該第１、第２の段差の閉じた形状の内側と外側の間を
蛇行するよう形成された導電パターンを有し、該導電パ
ターンの両端がパツドに接続されてなるモニター素子が
チツプの未使用領域に形成されてなることを特徴とする
モニター機能付大規模集積回路。 ２ チツプの未使用領域に、半導体基板上に形成され第
１の段差を有する第１の被膜と、該第１の被膜上に形成
され第２の段差を有する第２の被膜とを有し、該第１、
第２の被膜の段差の平面形状が閉じた形状をなし、 該
第１、第２の被膜上に形成されかつ該第１、第２の段差
の閉じた形状の内側と外側の間を蛇行するよう形成され
た導電パターンを有し、該導電パターンの両側がパツド
に接続されてなるモニター素子を形成する工程と、 該
パツド間の導電パターンの導通状態をモニターする工程
とを有することを特徴とするモニタ機能付規模集積回路
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135211A JPS602775B2 (ja) | 1981-08-28 | 1981-08-28 | モニタ機能付大規模集積回路及びその製造方法 |
| EP82401588A EP0073721B1 (en) | 1981-08-28 | 1982-08-26 | Large scala integration semiconductor device having monitor element and method of manufacturing the same |
| DE8282401588T DE3277560D1 (en) | 1981-08-28 | 1982-08-26 | Large scala integration semiconductor device having monitor element and method of manufacturing the same |
| IE2103/82A IE53794B1 (en) | 1981-08-28 | 1982-08-30 | Large scale integration semiconductor device having monitor element and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135211A JPS602775B2 (ja) | 1981-08-28 | 1981-08-28 | モニタ機能付大規模集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848933A JPS5848933A (ja) | 1983-03-23 |
| JPS602775B2 true JPS602775B2 (ja) | 1985-01-23 |
Family
ID=15146439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135211A Expired JPS602775B2 (ja) | 1981-08-28 | 1981-08-28 | モニタ機能付大規模集積回路及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0073721B1 (ja) |
| JP (1) | JPS602775B2 (ja) |
| DE (1) | DE3277560D1 (ja) |
| IE (1) | IE53794B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988002123A1 (en) * | 1986-09-17 | 1988-03-24 | The General Electric Company, P.L.C. | Integrated circuits |
| JPH01500784A (ja) * | 1986-09-17 | 1989-03-16 | ザ ゼネラル エレクトリック カンパニー，ピー．エル．シー． | 集積回路の製造方法 |
| JP2590553B2 (ja) * | 1987-12-07 | 1997-03-12 | 日本電気株式会社 | 半導体装置 |
| US4933635A (en) * | 1988-12-22 | 1990-06-12 | International Business Machines Corporation | In-line process monitors for thin film wiring |
| US5262719A (en) * | 1991-09-19 | 1993-11-16 | International Business Machines Corporation | Test structure for multi-layer, thin-film modules |
| CH684644A5 (de) | 1992-07-13 | 1994-11-15 | Eprova Ag | 5,10-Methylentetrahydrofolsäure-Cyclodextrin-Einschlussverbindungen. |
| JPH0831575B2 (ja) * | 1993-02-12 | 1996-03-27 | 日本電気株式会社 | 半導体記憶装置 |
| US7240322B2 (en) * | 2005-04-04 | 2007-07-03 | International Business Machines Corporation | Method of adding fabrication monitors to integrated circuit chips |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4243937A (en) * | 1979-04-06 | 1981-01-06 | General Instrument Corporation | Microelectronic device and method for testing same |
-
1981
- 1981-08-28 JP JP56135211A patent/JPS602775B2/ja not_active Expired
-
1982
- 1982-08-26 EP EP82401588A patent/EP0073721B1/en not_active Expired
- 1982-08-26 DE DE8282401588T patent/DE3277560D1/de not_active Expired
- 1982-08-30 IE IE2103/82A patent/IE53794B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0073721B1 (en) | 1987-10-28 |
| IE822103L (en) | 1983-02-28 |
| IE53794B1 (en) | 1989-02-15 |
| DE3277560D1 (en) | 1987-12-03 |
| EP0073721A3 (en) | 1984-07-18 |
| JPS5848933A (ja) | 1983-03-23 |
| EP0073721A2 (en) | 1983-03-09 |
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