JPS6028099A

JPS6028099A - 半導体記憶装置

Info

Publication number: JPS6028099A
Application number: JP58135811A
Authority: JP
Inventors: Minoru Fukuda; 実福田; Tadashi Muto; 匡志武藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-07-27
Filing date: 1983-07-27
Publication date: 1985-02-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体装置に関するもので、例えば、ＦＡ
ＭＯ３（フローティング・アバランシュインジェクショ
ンＭＯ５ＦＥＴｉ絶縁ゲート形電界効果トランジスタ）
のよ、うな半導体素子を記憶素子（メモリセル）とする
ＥＰＲＯＭ　（エレクトリカリ・プログラマブル・リー
ド・オンリー・メモリ）装置に有効な技術に関するもの
である。

〔背景技術〕

ＦＡＭＯ３（フローティング・アバランシュインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置は、特開昭５７−１
９２０６７号公報に開示されており、公知である。

本願発明者等においては、上記ＦＡＭＯＳトランジスタ
を記憶素子として用いたＥＦＲＯＭ装置のアドレスデコ
ーダ回路として、第１図に示すような回路を開発した。

このアドレスデコーダＸ−ＤＣＲは、３分割されている
。すわなち、アドレスデコーダＸ−ＤＣＲは、たアドレ
スデコーダ部ＤＣＲＩないしＤＣＲ３により構成される
。

上記アドレスデコーダ部ＤＣＲ３は、Ｎ０Ｒ−ＡＮＤ機
能を持つ単位回路の複数個から構成されている。すなわ
ち、単位回路は、実質的に複数のアドレス信号間でＮＯ
Ｒ論理演算を行い、論理演算結果と上記アドレスデコー
ダ部ＤＣＲ１の出力信号との間でＡＮＤ論理演算を行っ
て、出力信号を形成する。具体的な回路の代表として、
１つの単位回路が同図に示されている。この単位回路は
、図示のようにディプレッション型負荷ＭＯ３ＦＥＴＱ
２２と、それぞれのゲートに上位３ビツトの内部アドレ
ス信号ａ６〜ａ８及び次に説明するアドレスデコーダ部
ＤＣＲＩの出力信号示７１が供給されるエンハンスメン
ト型駆動ＭＯ３ＦＥＴＱ２３ないしＱ２６と、上記負荷
ＭＯ３ＦＥＴＱ２２と電源電圧Ｖｃｃとの間に設けられ
、そのゲートに上記アドレスデコーダ部ＤＣＲ１の出力
信号ｄｃｒｌが供給されたエンハンスメント型のパワー
スイッチＭＯ５ＦＥＴＱ２１とから構成されている。こ
の単位回路は、特に制限されないが、４本のワード線に
対応される、また、特に制限されないが、この実施例に
おいては、２５６本のワード線が形成されている。した
がって、この実施例においては、６４個の単位回路が用
意される。上記パワースイッチＭＯ５ＦＥＴＱ２１は、
出力信号のハイレベルを大きくするため、低しきい値電
圧を持つように形成されている。

なお、同図に示されていない残り６３個の単位回路も上
記単位回路とはソ゛同じ構成にされている。

但し、供給されるアドレス信号又は／及びアドレスデコ
ーダ部から供給される出力信号が異なっている。このよ
うにすると、集積回路装置において、ワード線のピッチ
（間隔）を制限することなくアドレスデコーダ部ＤＣＲ
３の単位回路を配置することができる。すなわち、メモ
リアレイＭＡＲＹにおける複数の記憶素子の築積度を低
下させないですむものとなる。

アドレスデコーダ部ＤＣＲ１は、Ｎ０Ｒ−ＡＮＤ機能を
持つ単位回路の複数個から構成されている。すなわち、
単位回路は、実質的に複数のアドレス信号間でＮＯＲ論
理演算を行い、その結果と更に制御信号ｃｅとの間でＡ
ＮＤ論理演算を行って、出力信号を形成する。なお、同
図には、１つの単位回路のみが示されている。アドレス
デコーダ部ＤＣＲ１の単位回路には、下位３ビツトの内
部アドレス信号ａ１〜ａ３と制御信号ｃｏとが供給され
る。アドレスデコーダ部Ｄ　ＣＲ，１は、３ビツトのア
ドレス信号によって示される８つの状態をそれぞれデコ
ードするように、８個の単位回路を含んでいる。言い換
えるならば、アドレスデコーダ部ＤＣＲ１は、１／Ｂの
選択を行うことのできる出力信号を形成する。なお、ア
ドレスデコーダ部ＤＣＲ１を構成する８個の単位回路は
、互いにほり同じ構成にされている。但し、供給される
アドレス信号の種頬が異なりている。また、上記制御信
号ｃｅは、チップイネーブル信号ＣＥ等にもとずいて形
成された信号であって、チップ選択時、ハイレベルに、
チップ非選、択時、ロウレベルにされる。

このアドレスデコーダ部ＤＣＲ１の単位回路の出力信号
ｄｃｒｌ＋　ｄｃｒｌは、それぞれ上記アドレスデコー
ダ部Ｄ　Ｃ，Ｒ３における、８個づづの単位回路に供給
される。

上記構成により、アドレスデコーダ部ＤＣＲ３における
１つの単位回路の出力信号ｄｃｒ３は、６ビツトのアド
レス信号が所定のレベル状態とされたときだけハイレベ
ルにされる。例えばアドレスデコーダ部ＤＣＲ３におけ
る６４の単位回路の出力信号のうち、アドレスデコーダ
部ＤＣＲ１及びＤＣＲ３に供給される６ビツトのアドレ
ス信号の状態に対応される１つのみがハイレベルにされ
る。

アドレスデコーダ部ＤＣＲ３における１つの単位回路の
出力信号ｄｃｒ３は、それぞれワード線に一対一に対応
されたエンハンスメント型の伝送ゲー）ＭＯ３ＦＥＴＱ
２７．Ｑ２９．Ｑ３１及びＱ３３の一方の電極（ソース
又はドレイン）に共通に伝えられる。そして、これらの
ＭＯ３ＦＥＴＱ２７等のゲートには、アドレスデコーダ
部ＤＣＲ２の出力信号ｄｃｒ２が印加される。

このアドレスデコーダ部ＤＣＲ２は、それぞれ２ビツト
のアドレス信号ａ４．ａ５をデコードする単位回路の４
個から構成される。

上記伝送ゲー）ＭＯ３ＦＥＴＱ２７．Ｑ２９゜Ｑ３１及
びＱ３３は、アドレスデコーダ部ＤＣＲ２から供給され
る出力信号によって択一的にオン状態とされる。したが
って、アドレスデコーダ部ＤＣＲ２の１つの出力信号は
、４つの伝送ゲーＩ・ＭＯ３ＦＥＴＱ２７．Ｑ２９．Ｑ
３１及びＱ３３のそれぞれの他方の電極（ワード線側）
の１つに伝送される。

上記エンハンスメント型伝送ゲー）ＭＯ３ＦＥＴＱ２７
．Ｑ２９．Ｑ３１及びＱ３３のそれぞれの出力側と回路
の接地電位端子（ＧＮＤ）との間にエンハンスメント型
ＭＯ３ＦＥＴＱ２Ｂ、Ｑ３０、Ｑ３２及びＱ３４が設け
られる。これらのＭＯ３ＦＥＴＱ２Ｂ、Ｑ３０．Ｑ３２
及びＱ３４のそれぞれのゲートには、対応するアドレス
デコーダ部ＤＣＲ２の出力信号ｉ２が印加される。

また、上記伝送ゲートＭＯ３ＦＥＴＱ２７．Ｑ２９、Ｑ
３１及びＱ３３のそれぞれの他方の電極と、対応するワ
ード線Ｗ１〜Ｗ４等が接続されるワード線選択出力端子
どの間には、ディプレッション型の伝送ゲートＭＯ３Ｆ
ＥＴＱ３５ないしＱ３８がそれぞれ設けられる。これら
のＭＯ３ＦＥＴＱ３５ないしＱ３Ｂのゲートには、共通
に書込み制御信号ｉが印加される。この書込み制御信号
７１は、プログラム信号ＰＲＧ等にもとすいて形成され
た信号であって、書込み動作のとき、口うレベルにされ
、読み出し動作のとき、ハイレベルにされる。上記ワー
ド線選択出力端子と書込み高電圧端子Ｖｐｆｌとの間に
は、高抵抗値の負荷としてのディプレッション型ＭＯ３
ＦＥＴＱ４０ないしＱ４３が設けられる。

このようなアドレスデコーダ回路においては、上記負荷
ＭＯ３ＦＥＴＱ２２から選択されたワード線をハイレベ
ルに立ち上げる駆動電流を供給するものであるので、ワ
ード線の立ち上がり速度が遅くなるという問題が生じる
。特に、大記憶容量化のためにワード線を長く形成する
時には、その寄生容量値が大きくなるので、アクセスタ
イムが遅くなってしまう。

〔発明の目的〕

この発明の目的は、高速読み出し動作化を図った半導体
記憶装置を提供することにある。

この発明の他の目的は、大記憶容量化に適したアドレス
デコーダ回路を含む半導体記憶装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細帯の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、アドレスデコーダ回路の出力回路として、分
割されたアドレス信号をそれぞれ受ける第１、第２のア
ドレスデコーダ回路の出力信号をそれぞれ受ける接地電
位側に設けられた直列形態の駆動ＭＯＳ　Ｆ　ＥＴを含
む入力段回路並びに上記第１、第２のアドレスデコーダ
回路の出力信号をそれぞれ受ける電源電圧側に設けられ
た直列形態の出力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ及び上記入力段
回路の出力信号を受ける接地電位側の出力ＭＯ３ＦＥＴ
とからなるプッシュプル形態の出力回路を用いることに
よって、駆動能力を太き（するものである。

〔実施例１〕第２図には、この発明をＥＰＲＯＭに適用した場合のメ
モリアレイ部の一実施例の回路図が示されている。

同図の各回路素子は、公知のＭＯ３半導体集積回路の製
造技術によって、シリコンのような半導体基板上におい
て形成される。

この実施例ＥＰＲＯＭ装置は、図示しない外部端子から
供給されるアドレス信号を受けるアドレスバッファを通
して形成された相補アドレス信号がアドレスデコーダＸ
−ＤＣＲ，Ｙ−ＤＣＲに入力される。

アドレスデコーダＸ−ＤＣＲは、その相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択信
号を形成する。

アドレスデコーダＹ−ＤＣＲは、その相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのデータ線１〕の選択
信号を形成する。

上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のＦＡＭＯＳトランジスタ（不揮発性メモリ
素子・・ＭＯ３ＦＥＴＱＩ−Ｑ６）と、ワード線Ｗｌ、
Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成されている。

上記メモリアレイＭ−ＡＲＹにおいて、同し行に配置さ
れたＦＡＭＯ３Ｉ−ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６
）のコントロールゲートは、それぞれ対応するワード線
Ｗ２（Ｗｌ＞に接続され、同じ列に配置されたＦＡＭＯ
３）ランジスタＱｌ。

Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ１ｊｌＤ１〜Ｄｎに接続されている。

そして、上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ
Ｓは、特に制限されないが、書込み信号Ｗｅを受けるデ
ィプレッション型ＭＯＳ　Ｆ　ＥＴＱｌｏを介して接地
されている。また、上記各データ線Ｄ１〜Ｄｎは、カラ
ム（列）選択スイッチＭＯ３ＦＥＴＱ７〜Ｑ９を介して
、共通データ線ＣＤに接続されている。

この共通データ線ＣＤには、外部端子Ｉ１０から入力さ
れる書込み信号を受ける書込み用のデータ人カバソファ
ＤＩＢの出力端子が接続される。

また、次に説明するレベルリミッタ回路と、このレベル
リミッタ回路に設けられた増幅ＭＯＳ　Ｆ　ＥＴＱ１５
を通した出力信号を受けるセンスアンプＳＡと、このセ
ンスアンプＳＡの増幅出力を受けるデータ出カバソファ
ＤＯＢとが設けられている。

上記レベルリミッタ回路は、特に制限されないが、次の
ような回路構成とされる。直列形態のディプレッション
ＱＭＯ３ＦＥＴＱＩ　１とエンハンスメント型ＭＯ５Ｆ
ＥＴＱ１２とは、そのコンダクタンス比により、電源電
圧Ｖｃｃを分圧して所定の中間レベルを形成する。上記
ＭＯ３ＦＥＴＱ１１、Ｑｌ２で形成された中間レベルは
、リミッタ用ＭＯ３ＦＥＴＱＩ　３及び増幅用ＭＯ８Ｆ
ＥＴＱ１５のゲートに印加される。これらのＭＯ３ＦＥ
ＴＱ１３及びＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１５　（７）
　ソー　７．ば、共に上記共通データｌｊｌ　ＣＤに接
続される。そして、上記ＭＯＳ　Ｆ　ＥＴＱ　１３のド
レインは、電源電圧Ｖｃｃに接続され、上記ＭＯ３ＦＥ
ＴＱＩ　５のドレインは、負荷ＭＯＳ　Ｆ　Ｆ’、ＴＱ
　１４を介して電源電圧Ｖｃｃに接続される。また、上
記ＭＯ５ＦＥＴＱ１１、Ｑｌ２と頬似の回路で形成され
た中間レベルのバーイアスミ圧ＶＢは、ＭＯ３ＦＥＴＱ
１　［ｉのゲートに印加される。このＭＯ３ＦＥＴ０１
６のソースは接地され、そのドレインは上記共通データ
線ＣＤに接続されている。

メモリセルの記憶情報の読み出し時において、アドレス
１コーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択されたメ
モリセルにば、上記ＭＯＳ　Ｆ　ＥＴＱ１３を介してバ
イアス電圧が与えられる。選択されたメモリセル・は、
書込めデータに従って、ワード線選択レベルに対して、
高いしきい値電圧か又は低いしきい値電圧を持つもので
ある。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯ３ＦＥＴＱＩ　３によって比較的ハイレベルにされ
る。一方、選択されたメモリセルがワード線選択レベル
によってオン状態にされている場合、共通データ線ＣＤ
は比較的ロウレベルにされる。この場合、共通データ線
ＣＤのハイレベルは、ＭＯ５ＦＥＴＱＩ　３のゲート電
圧が上記ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　２のコンダクタ
ンス比に従って、比較的低くされていることによって比
較的低いレベルにされる。

共通データ線ＣＤのロウレベルは、ＭＯ３ＦＥＴＱ１３
及びＭＯ５ＦＥＴＱＩ　５とメモリセルを構成するＭＯ
ＳＦＥＴとの寸法比を適当に設定することによって比較
的高いレベルにされる。

このような共通データ線ＣＤのハイレベルとロウレベル
とを制限すると、この共通データ線ＣＤ等に信号変化速
度を制限する浮遊容量等の容量が存在するにもかかわら
ず、読み出しの高速化を図ることができる。すなわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ線ＣＤの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。

なお、上記増幅用のＭＯ３ＦＥＴＱＩ　５は、ゲート接
地型ソース入力の増幅動作を行い、次段の差動増幅回路
で構成されたセンスアンプＳＡにその出力を伝える。そ
して、このセンスアンプＳＡの出力は、データ出刃バッ
ファＤＯＢを介して上記外部端子Ｉ１０から送出される
。

制御回路Ｃ０ＮＴは、外部端子ＧＥ、Ｏ主２丁ＲＧ及び
ｖｐｐに供給されるチップイネーブル信号。

アウトプットイネーブル信号、プログラム信号及び書込
み用高電圧に応じて、後述する内部制御信号ｃｅ、ｗｅ
等を形成する。

第３図には、上記アドレスデコーダＸ−ＤＣＨの具体的
一実施例の回路図が示されている。

この実施例では、特に制限されないが、アドレス信号が
２分割されて２つのアドレスデコーダ部にそれぞれ入力
される。すなわち、一方のアドレスデコーダ部は、アド
レス信％ａｉ、ａｉをそれぞれ受ける駆動ＭＯ３ＦＥＴ
Ｑ５１．Ｑ５３と、その負荷手段としてのディブレンジ
ョン型ＭＯ５ＦＥＴＱ５０．Ｑ５２とで構成されたイン
バータ回路に入力される。そして、これらのインバータ
回路の出力端子間に、他のアドレス信号ａｉ＋１〜ａｊ
を受けるＭ−Ｏ８ＦＥＴＱ５４〜Ｑ５５がブリッジ形態
に設けられる。

上記一方のインバータ回路から得られる一方のアドレス
デコーダ部としての出力信号は、その駆動能力を大きく
するため、次のプッシュプル形態の出力回路に供給され
る。すなわち、直列形態とされた一方駆動ＭＯ３ＦＥＴ
Ｑ５７のゲートに伝えられる。他方の駆動ＭＯ３ＦＥＴ
Ｑ５　Ｂのゲートには、前記第１図のアドレスデコーダ
部ＤＣＲ１のような他方のアドレスデコーダ部で形成さ
れた出力信号ｄｃｒｌが供給される。これらの駆動ＭＯ
３ＦＥＴＱ５７．Ｑ５８の負荷としてディプレッション
型ＭＯ３ＦＥＴＱ５６が設けられ、入力段回路を構成す
る。

上記２つのアドレスデコーダ部の出力信号は、直列形態
とされた電源電圧側出力ＭＯＳ　Ｆ　ＥＴＱ５９、Ｑ６
０のゲートにも供給され、上記入力段回路の出力信号が
接地電位側の出力ＭＯＳ　Ｆ　ＥＴＱ６１のゲートに供
給されることによって、いわゆるインバーテツドブツシ
ュプル出力回路が構成される。この実施例では、特に制
限されないが、上記ＭＯ３ＦＥＴＱ５９には、並列形態
のディプレッション型ＭＯ５ＦＥＴＱ６２が設けられ、
その駆動能力の向上とレベル損失を少なくしている。

このプッシュプル出力回路の出力信号は、前記説明した
ような書込み制御信号門］を受けるディプレッション型
の伝送ゲー）ＭＯ３ＦＥＴＱ６３を介してワード線Ｗｎ
に伝えられる。このワード線Ｗｎには、前記説明したよ
うなディプレッション型ＭＯ３ＦＥＴＱ６５が設けられ
、書込み時のワード線高レベルを形成する。

上記一方のアドレスデコーダ部を構成する他方のインバ
ータ回路から得られる出力に対しても、上記類似のプッ
シュプル出力回路ＰＰが設けられ、ワード線ｗｎ＋ｌの
選択信号を形成する。

次に、この実施例回路の動作を説明する。

今、アドレス信号ａｌ〜ａＪが全てロウレベルなら、Ｍ
Ｏ３ＦＥＴＱ５１．Ｑ５４及びＱ５５がオフ状態となる
。この場合、アドレス信号ｉｉのハイレベルによって、
ＭＯ３ＦＥＴＱ５３がオン状態になって、その出力をロ
ウレベルにするが、上記ブリッジ形態のＭＯ３ＦＥＴＱ
５４及びＱ５５がオフ状態であるので、一方のインバー
タ回路の出力信号がハイレベルとなってＭＯ３ＦＥＴＱ
５７、Ｑ５９をオン状態とする。また、他方のアドレス
デコーダ部で形成された出力信号ｄｃｒｌがハイレベル
なら、ＭＯ３ＦＥＴＱ５８．Ｑ６０をオフ状態とする。

したがって、上記入力段回路の駆動ＭＯ３ＦＥＴＱ５７
．Ｑ５８のオン状態により、その出力信号がロウレベル
になるので、接地電位側の出力ＭＯ３ＦＥＴＱ６１がオ
フ状態となる。

そして、上記電源電圧側出力ＭＯ３ＦＥＴＱ５９゜Ｑ６
０がオン状態であるので、出力（８号がハイレベルの選
択信号を形成する。読み出し動作にあっては、上記制御
信号７１がハイレベルとなっているので、ディプレッシ
ョン型の伝送ゲートＭＯ８ＦＥＴＱ６３を通してワード
線Ｗ、ｎをハイレベルの選惺状態とする。

また、上記他方のアドレスデコーダ部で形成された出力
信号ｄｃｒｌがロウレベルなら、ＭＯ３ＦＥＴＱ５８が
オフ状態となるので、入力段回路の出力信号がハイレベ
ルとなって接地電位側出力ＭＯ３ＦＥＴＱ６１をオン状
態する。また、上記出力信号ｄｃ　ｒ　１のロウレベル
によって電源電圧側出力ＭＯ３ＦＥＴＱ６０をオフ状筋
とするので、出力信号はロウレベル（非選択）となる。

このように、一対の相補アドレス信号ａ１．τ玉に従っ
て１対のインバータ回路のうちいずれか一方の出力がロ
ウレベルになるので、上記ブリッジ形態のＭ　ＯＳ　Ｆ
　Ｅ　Ｔのうち、１つでもオン状態になるとロウレベル
の非選択信号を形成す゛る。

また、チップイネーブル信号ＣＥがハイレベルされて、
チップ非選択状態にされた場合には、上記チップイネー
ブル信号ＣＢにもとずいて形成された制御信号ｃｅがロ
ウレベルとなるため、上記出力信号ｄｃｒｌがロウレベ
ルとなる。これにより、ＭＯ５ＦＥＴＱ５Ｂ、Ｑ６０等
がオフ状態にされるため、ワード線がＭＯ３ＦＥＴＱ６
１等によってはソ゛接地電位にされる。すなわち、チッ
プ非選択状態において、各ワード線の電位は、はソ゛接
地電位にされる。これにより、メモリセルへの不所望な
書込み、あるいは読み出しを防止することが可能となる
。

〔実施例２〕第４Ｆｆ！Ｊには、この発明を適用したデコーダ回路の
一実施例が示されている。

同図において、ＤＣＲ１°〜ＤＣＲ３’　は、それぞれ
、第１図に示されているアドレスデコーダ部ＤＣＲ１〜
ＤＣＲ３と同様な構成にされたアドレスデコーダ部であ
る。また、Ｑ２７°〜Ｑ３８′及びＱ４０°〜Ｑ４３°
、は、それぞれ上記第１図に示されているＭＯ３ＦＥＴ
Ｑ２７〜Ｑ３Ｂ及びＱ４０〜Ｑ４３と同様な働きをする
ＭＯＳＦＥＴである。この実施例においては、上記アド
レスデコーダ部ＤＣＲ１′及びＤＣＲ３”のそれぞれの
出力信号が次に述べるプッシュプル出力回路に供給され
る。なお、図面を簡単にするために、アドレスデコーダ
部ＤＣＲＩ’及びＤＣＲ３’　については、それぞれの
１つの出力信号が、またアドレスデコーダ部ＤＣＲ２°
にっていは、一対の出力信号のみが同図に示されている
。

上記プツシ、ニブル出力回路は、ディプレッション型Ｍ
ｏ５ＦＥＴ、０．５　ｓ°及ヒエンハンスメント型ＭＯ
３ＦＥＴＱ５７″〜Ｑ６１°によって構成されている。

上記アドレスデコーダ部ＤＣＲ３“は、アドレス信号ａ
６〜ａ８が、例えば全てロウレベルの組み合わせのとき
、ハ・ｆレベルの出力信号を）４０５ＦＥＴＱ５７”、
Ｑ６０”に送出し、それ以外の組み合わせのとき、ロウ
レベルの出力信号をＭＯ５ＦＥＴＱ５７’　、Ｑ６０’
　に送出する。上記アドレスデコーダ部ＤＣＲ１’　は
、アドレス信号ａ１〜ａ３が全てロウレベルで、制御信
号ｃｅがハイレベルの組み合わせのとき、例えばハイレ
ベルの出力信号をＭＯ３ＦＥＴＱ５８°、Ｑ５９’　に
送出し、それ以外の組み合わせのとき、ロウレベルの出
力信号をＭＯ３ＦＥＴＱ５８”、Ｑ５９゜に送出する。

また上記アドレスデコーダ部ＤＣＲ２゛　は、アドレス
信号ａ４．ａ５がともにロウレベルの組み合わせのとき
、ハイレベルの出力信号をＭＯ３ＦＥＴＱ２７’に送出
するとともに、ロウレベルの出力信号をＭＯ３ＦＥＴＱ
２８°に送出し、それ以外の組み合わせのとき、ハイレ
ベルの出力信号をＭＯ３ＦＥＴＱ２８”に送出する。

チップが選択状態にされた場合、制御信号ｃｅはハイレ
ベルになる。この状態において、アドレス信号ａｌ−ａ
ｌｌが全てロウレベルにされた場合、アドレスデコーダ
部ＤＣＲＩ’　、ＤＣＲ３°のそれぞれの出力信号によ
って、ＭＯ３ＦＥＴＱ５９’、Ｑ６０″がオン状態にさ
れるとともに、ＭＯ３ＦＥＴＱ６１°がオフ状態にされ
る。また、伝送ゲートＭＯ３ＦＥＴＱ２７”が、アドレ
スデコーダ部ＤＣＲ２′の出力信号によってオン状態に
される。このため、読み出し動作であれば、ＭＯ３ＦＥ
ＴＱ５９°、Ｑ６０°、Ｑ２７’及びＱ３５°を介して
ワード線Ｗ１に電流が供給され、ワード線Ｗ１がハイレ
ベル（選択状ｈ５＞にされる。

また、書込み動作であればＭＯＳＦＥＴＱ３５゜がオフ
状態となるため、ワード線Ｗ］は、ＭＯ３ＦＥＴＱ４０
°を介してはゾ高電圧の電位ＶＧｌｆ）に上昇する。な
お、読み出し動作あるいは書込み動作のとき、残りのワ
ード線Ｗ２〜Ｗ４ば、アドレスデコーダ部ＤＣＲ２°に
おいて形成されたハイレベルの他の出力信号によってオ
ン状態にされたＭＯ３ＦＥＴＱ３０’　、Ｑ３２”及び
Ｑ３４′によりはソ°接地電位（非選択状態）にされて
いる。

この実施例においては、ワード線４本に対して、１つの
プッシュプル出力回路を設けるだけでよいため、デコー
ダ回路の素子数を減らすことができ、レイアウトが容易
になる。また、アドレスデコーダ部ＤＣＲ１”は、反転
信号を形成しなくてもよくなる。また、チップ選択信号
ＣＥにもとずいて形成された制御信号ｃｅが、デコーダ
回路に取り込まれているため、チップ非選択時、望まし
くない動作が行われないようにできる。すなわち、チッ
プ非選択時においては、アドレスデコーダ部ＤＣＲＩ’
　の出力信号が全てロウレベルとなるため、ＭＯＳＦＥ
ＴＱ６１”等がオン状態となり、全てのワード線が非選
択状態のはソ゛接地電位にされる。

このため、不所望な書込みあるいは読み出し等を防ぐこ
とが可能となる。

〔効　果〕

（１）アドレスデコーダ回路として、プッシュプル出力
回路を用いることによって、その駆動能力を大きくでき
るから、ワード線の選択レベルの立ち上がり及び立ち下
がり速度の高速化を達成することができるという効果が
得られる。

（２）上記（１）により、ワード線の駆動能力の向上が
図られるので、例えば記憶容量が約２５６にビットのよ
うな大記憶ｇ量化と高速動作化とを達成できるという効
果が得られる。

（３）アドレスデコーダ回路として、ブリッジ形態のＭ
ＯＳＦＥＴＱ５４．Ｑ５５等を用いた場合には、隣合う
一対のワード線に関するアドレスデコーダ部において、
論理ブロックを構成するＭＯＳＦＥＴｒの共用化が図ら
れるので、素子数の削減をも達成できるという効果が得
られる。

（４）出力回路は、単なる一ｆンバーテンドブッシュプ
ル出力回路と異なり、論理ｔａ能を備えており、しかも
他のアドレスデコーダ部で形、成された出力信号は、１
相の信ｔ）ｄｃｒｌのみであるので、回路構成の簡素化
と信号線の数を削減できるという効果が得られる。

（５）上記（３）と（４）とが相乗的に作用することに
よって、ＥＦＲＯＭの高集積度を実現することができる
という効果が得られる。

（６）チップ非選択時には、全てのワード線が非選択電
位（例えばはゾ接地電位）にされるため、不所望な動作
を防止することが可能となるというすＪ果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アドレスデコ
ーダ部は、第１図ののアドレスデコーダ部ＤＣＲＩ−Ｄ
ＣＲ３を用い、その出力回路を上記第３図のようなプッ
シュプル出力回路に置き換えてもよい。この場合、アド
レスデコーダ部ＤＣＲＩは、反転信号ｄｃｒｌが上述の
ように不用となる。また、第３図のプッシュプル出力回
路を第４図に示されているプッシュプル出力回路に置き
換えてもよい。

〔利用分野〕

この発明は、ＭＯＳＦＥＴで構成されたダイナミック型
ＲＡＭ　（ランダム・アクセス・メモリ）。

スタティック型ＲＡＭ及び各ｉＲＯＭのようにワード線
又はデータ線選択回路を有する半導体記憶装置に広く利
用できるものである。

【図面の簡単な説明】

第１図は、本願発明者によって先に開発されたアドレス
デコーダ回路の一例を示す回路図、第２図は、この発明
をＥ　Ｐ　ＲＯＭ装置に通用しした場合の一実施例を示
すブロック図、第３図は、そのアドレスデコーダＸ−Ｄ
ＣＨの具体的一実施例を示す回路図、第４図は、アドレスデコーダＸ−ＤＣＨの他の一実施例
を示す回路図である。Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、Ｍ　−
Ａ　ＲＹ・・ノそリアレイ、ＳＡ・・センスアンプ、Ｄ
ＩＢ・・データ人カバソファ、ＤＯＢ・・データ出力バ
ッファ、ＤＣＲ１〜ＤＣＲ３・・アドレスデコーダ部第　１　図第　２　図第　３　図第　４　図Ｃａ

Claims

【特許請求の範囲】１、分割されたアドレス信号を受ける第１．第２のアド
レスデコーダ部と、上記第１．第２のアドレスデコーダ
部の出力信号をそれぞれ受ける接地電位側に設けられた
直列形態の駆動ＭＯ３ＦＥＴを含む入力段回路並びに上
記第１．第２のアドレスデコーダ部の出力信号をそれぞ
れ受ける電源電圧側に設けられた直列形態の出力ＭＯ３
ＦＥＴ及び上記入力段回路の出力信号を受ける接地電位
側の出力ＭＯ３ＦＥＴとからなるプッシュプル出力回路
とで構成されたアドレスデコーダ回路を含むことを特徴
とする半導体記憶装置。２、上記アドレスデコーダ回路は、ワード線選択信号を
形成するものであることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。３、上記プッシュプル出力回路の出力端子とワード線と
の間には、内部書込み制御信号が印加されたディプレッ
ション型ＭＯ３ＦＥＴと、ワード線と書込み用高電圧端
子との間には負荷手段が設けられ、その半導体記憶素子
はＦＡＭＯ３）ランジスタであることを特徴とする特許
請求の範囲第２項記載の半導体記憶装置。