JPS6013391A - Ｍｏｓ記憶装置 - Google Patents
Ｍｏｓ記憶装置Info
- Publication number
- JPS6013391A JPS6013391A JP58118340A JP11834083A JPS6013391A JP S6013391 A JPS6013391 A JP S6013391A JP 58118340 A JP58118340 A JP 58118340A JP 11834083 A JP11834083 A JP 11834083A JP S6013391 A JPS6013391 A JP S6013391A
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- JP
- Japan
- Prior art keywords
- circuit
- address
- signal
- output
- input
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯ３記憶装置に関するもので、例えば、
アドレス信号の変化タイミングを検出して、内部動作の
タイミング制御に用いる内部同期式のＣＭＯＳスタティ
ック型ＲＡＭに有効な技術に関するものである。
アドレス信号の変化タイミングを検出して、内部動作の
タイミング制御に用いる内部同期式のＣＭＯＳスタティ
ック型ＲＡＭに有効な技術に関するものである。
ＣＭＯＳスタティック型ＲＡＭにおけるアドレスバッフ
ァとして、インバータ回路を複数個縦列接続して構成し
たものが考えられる。
ァとして、インバータ回路を複数個縦列接続して構成し
たものが考えられる。
ＣＭＯ３回路はその入力信号が変化する遷移期間のみ、
直流電流を流すので極めて低消費電力であるという特長
をもっている。しかし、その一方では上記信号が遷移期
間の中間レベルの時、ｎチヤンネルＭＯ３ＦＥＴとｐチ
ャンネルＭ ＯＳ ＦＥＴの双方が比較的大きなコンダ
クタンス特性のもとてオン状態になるので、比較的大き
な貫通電流を流すものである。
直流電流を流すので極めて低消費電力であるという特長
をもっている。しかし、その一方では上記信号が遷移期
間の中間レベルの時、ｎチヤンネルＭＯ３ＦＥＴとｐチ
ャンネルＭ ＯＳ ＦＥＴの双方が比較的大きなコンダ
クタンス特性のもとてオン状態になるので、比較的大き
な貫通電流を流すものである。
したがって、上記のようなアドレスバッファを用いた場
合にあっては、その入力アドレス信号の変化が遅い場合
、全インバータ回路に一斉に比較的大きな貫通電流が流
れることになる。また、アドレスバッファの出力信号が
中間レベルのとき、それに従ってアドレスデコーダ回路
にも、大きな貫通電流が流れるとともに誤選択が行われ
てしまう。上記のように一斉に貫通電流が流れると、そ
の消費電流が大きくなるばかりでなく、寄生サイリスク
素子が動作状態になり、ラッチアップの原因になるとい
う問題も生じる虞れがある。
合にあっては、その入力アドレス信号の変化が遅い場合
、全インバータ回路に一斉に比較的大きな貫通電流が流
れることになる。また、アドレスバッファの出力信号が
中間レベルのとき、それに従ってアドレスデコーダ回路
にも、大きな貫通電流が流れるとともに誤選択が行われ
てしまう。上記のように一斉に貫通電流が流れると、そ
の消費電流が大きくなるばかりでなく、寄生サイリスク
素子が動作状態になり、ラッチアップの原因になるとい
う問題も生じる虞れがある。
この発明の目的は、低消費電力とランチアップの防止と
アドレスデコーダの誤選択防止を図ったＭＯ３記憶装置
を提供することにある。
アドレスデコーダの誤選択防止を図ったＭＯ３記憶装置
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ラッチ回路の正帰還増幅動作を利用して、急
峻に変化するアドレス信号を形成して」二記アドレスバ
ッファの増幅動作を助長させること、又はアドレスバッ
ファの出力信号の遷移期間を検出してアドレスバッファ
の出力信号の伝達を禁止することによって、貫通電流の
発生を減少させるものである。
峻に変化するアドレス信号を形成して」二記アドレスバ
ッファの増幅動作を助長させること、又はアドレスバッ
ファの出力信号の遷移期間を検出してアドレスバッファ
の出力信号の伝達を禁止することによって、貫通電流の
発生を減少させるものである。
第１図には、この発明をＣＭＯＳスタティック型ＲＡＭ
に適用した場合の一実施例の回路図が示されている。特
に制限されないが、同図のＲＡＭは、公知のＣＭＯ３（
相補型−金屈一絶縁物一半導体）集積回路（ＩＣ）技術
によって１個のシリコン単結晶のような半導体基板上に
形成される。
に適用した場合の一実施例の回路図が示されている。特
に制限されないが、同図のＲＡＭは、公知のＣＭＯ３（
相補型−金屈一絶縁物一半導体）集積回路（ＩＣ）技術
によって１個のシリコン単結晶のような半導体基板上に
形成される。
端子Ａｘ、Ａｙ、Ｄｉｎ、Ｄｏｕｔ 、ＷＥ及びＣＳは
、その外部端子とされる。なお、同図において電源供給
端子は省略されている。
、その外部端子とされる。なお、同図において電源供給
端子は省略されている。
メモリセルＭＣは、その１つの具体的回路が代表として
示されており、ゲートとドレインが互いに交差結線され
た記憶（駆動）ＭＯ３ＦＥＴＱＩ。
示されており、ゲートとドレインが互いに交差結線され
た記憶（駆動）ＭＯ３ＦＥＴＱＩ。
Ｑ２と、上記ＭＯ３ＦＥＴＱＩ、Ｑ２のドレインと電源
電圧ＶＤＤとの間には、情報保持用のポリ（多結晶）シ
リコン層で形成された高抵抗Ｒ１，Ｒ２が設けられてい
る。そして、上記ＭＯ３ＦＥＴＱｌ、Ｑ２の共通接続点
と相補データ線Ｄｏ、ＤＯとの間に伝送ゲートＭＯ３Ｆ
ＥＴＱ３．Ｑ４が設けられている。他のメモリセルＭＣ
も相互において同様な回路構成にされている。これらの
メモリセルは、マトリックス状に配置されている。同じ
行に配置されたメモリセルの伝送ゲート型Ｍ。
電圧ＶＤＤとの間には、情報保持用のポリ（多結晶）シ
リコン層で形成された高抵抗Ｒ１，Ｒ２が設けられてい
る。そして、上記ＭＯ３ＦＥＴＱｌ、Ｑ２の共通接続点
と相補データ線Ｄｏ、ＤＯとの間に伝送ゲートＭＯ３Ｆ
ＥＴＱ３．Ｑ４が設けられている。他のメモリセルＭＣ
も相互において同様な回路構成にされている。これらの
メモリセルは、マトリックス状に配置されている。同じ
行に配置されたメモリセルの伝送ゲート型Ｍ。
５ＦＥＴＱ３．Ｑ４等のゲートは、それぞれ対応するワ
ード線Ｗ１及びＷ２に共通に接続され、同じ列に配置さ
れたメモリセルの入出力端子は、それぞれ対応する一対
の相補データ線（又はピント上記メモリセルＭＣにおい
て、それを低消費電力にさせるため、その抵抗Ｒ１は、
ＭＯＳ Ｆ ＥＴＱｌがオフ状態にされているときのＭ
Ｏ３ＦＥＴＱ２のゲート電圧をしきい値電圧以上に維持
させることができる程度の高抵抗値にされる。同様に抵
抗Ｒ２も高抵抗値にされる。言い換えると、上記抵抗Ｒ
１は、ＭＯ３ＦＥＴＱＩのドレインリーク電流によって
ＭＯ３ＦＥＴＱ２のゲート容量（図示しない）に蓄積さ
れている情報電荷が放電させられてしまうのを防ぐ程度
の電流供給能力を持つようにされる。
ード線Ｗ１及びＷ２に共通に接続され、同じ列に配置さ
れたメモリセルの入出力端子は、それぞれ対応する一対
の相補データ線（又はピント上記メモリセルＭＣにおい
て、それを低消費電力にさせるため、その抵抗Ｒ１は、
ＭＯＳ Ｆ ＥＴＱｌがオフ状態にされているときのＭ
Ｏ３ＦＥＴＱ２のゲート電圧をしきい値電圧以上に維持
させることができる程度の高抵抗値にされる。同様に抵
抗Ｒ２も高抵抗値にされる。言い換えると、上記抵抗Ｒ
１は、ＭＯ３ＦＥＴＱＩのドレインリーク電流によって
ＭＯ３ＦＥＴＱ２のゲート容量（図示しない）に蓄積さ
れている情報電荷が放電させられてしまうのを防ぐ程度
の電流供給能力を持つようにされる。
この実施例に従うと、ＲＡＭがＣＭＯ３−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。
上記ポリシリコン抵抗素子に代えてｐチャンネルＭＯ３
ＦＥＴｔｌ−用いる場合に比べ、メモリセル及びメモリ
アレイの大きさを小さくできる。すなわち、ポリシリコ
ン抵抗を用いた場合、駆動Ｍ○５ＦＥＴＱＩ又はＱ２の
ゲート電極と一体的に形成できるとともに、それ自体の
サイズを小型化できる。そして、ｐチャンネルＭＯＳ
Ｆ ＥＴを用いたときのように、駆動ＭＯ３ＦＥＴＱＩ
、Ｑ２から比較的大きな距離を持って離さなければなら
ないことがないので無駄な空白部分が生じない。
ＦＥＴｔｌ−用いる場合に比べ、メモリセル及びメモリ
アレイの大きさを小さくできる。すなわち、ポリシリコ
ン抵抗を用いた場合、駆動Ｍ○５ＦＥＴＱＩ又はＱ２の
ゲート電極と一体的に形成できるとともに、それ自体の
サイズを小型化できる。そして、ｐチャンネルＭＯＳ
Ｆ ＥＴを用いたときのように、駆動ＭＯ３ＦＥＴＱＩ
、Ｑ２から比較的大きな距離を持って離さなければなら
ないことがないので無駄な空白部分が生じない。
同図において、ワード線Ｗ１は、ＸアドレスデコーダＸ
−ＤＣＲで形成された選択信号を受ける駆動回路ＤＶＩ
によって選択される。他のワード線Ｗ２についても同様
である。
−ＤＣＲで形成された選択信号を受ける駆動回路ＤＶＩ
によって選択される。他のワード線Ｗ２についても同様
である。
上記ＸアドレスデコーダＸ−ＤＣＲは、相互ニおいて類
（１ｕのノアゲート回路Ｇｌ、０２等により構成される
。これらのノアゲート回路Ｇｌ、’０２等の入力には、
図示しない適当な回路装置から供給される外部アドレス
信号Ａｘを受けるＸアドレスバッファＸ−ＡＤＢで加工
された内部相補アドレス信号が所定の組合せにより印加
される。
（１ｕのノアゲート回路Ｇｌ、０２等により構成される
。これらのノアゲート回路Ｇｌ、’０２等の入力には、
図示しない適当な回路装置から供給される外部アドレス
信号Ａｘを受けるＸアドレスバッファＸ−ＡＤＢで加工
された内部相補アドレス信号が所定の組合せにより印加
される。
上記メモリアレイにおける一対のデータ線ＤＯ２ＤＯ及
びＤＩ、Ｄｉは、それぞれデータ線選択のための伝送ゲ
ートＭＯ３ＦＥＴＱ９．ＱＩＯ及びＱｌｌ、Ｇ１２から
構成されたカラムスイッチ回路を介してコモンデータ線
ＣＤ、ＣＤに接続される。このコモンデータ線ＣＤ、Ｃ
Ｄには、読み出し回路ＤＯＢの入力端子と、書込み回路
ＤＩＢの出力端子が接続される。上記読み出し回路ＤＯ
Ｂの出力端子は、データ出力端子Ｄｏｕｔに読み出し信
号を送出し、書込み回１？３Ｄ Ｉ Ｂの入力端子は、
データ入力端子Ｄｉｎから供給される書込みデータ信号
が印加される。
びＤＩ、Ｄｉは、それぞれデータ線選択のための伝送ゲ
ートＭＯ３ＦＥＴＱ９．ＱＩＯ及びＱｌｌ、Ｇ１２から
構成されたカラムスイッチ回路を介してコモンデータ線
ＣＤ、ＣＤに接続される。このコモンデータ線ＣＤ、Ｃ
Ｄには、読み出し回路ＤＯＢの入力端子と、書込み回路
ＤＩＢの出力端子が接続される。上記読み出し回路ＤＯ
Ｂの出力端子は、データ出力端子Ｄｏｕｔに読み出し信
号を送出し、書込み回１？３Ｄ Ｉ Ｂの入力端子は、
データ入力端子Ｄｉｎから供給される書込みデータ信号
が印加される。
上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ９．
ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲから選択信号が供給される。
ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲから選択信号が供給される。
このＹアドレスデコーダＹ−ＤＣＲは、相互において類
似のノアデー１〜回路Ｇ３．０４等により構成される。
似のノアデー１〜回路Ｇ３．０４等により構成される。
これらのノアゲート回路Ｇ３．Ｇ４の入力には、図示し
ない適当な回路装置から供給される外部アドレス信号Ａ
ｙを受けるＹアドレスバッファＹ−ＡＤＢで加工された
内部相補アドレス信号が所定の組合せにより印加される
。
ない適当な回路装置から供給される外部アドレス信号Ａ
ｙを受けるＹアドレスバッファＹ−ＡＤＢで加工された
内部相補アドレス信号が所定の組合せにより印加される
。
制御回路ＣＯＮは、外部を１１１子ＷＥ、Ｇ３からの制
御信号を受けて、内部制御タイミング信号を形成する。
御信号を受けて、内部制御タイミング信号を形成する。
なお、特に制限されないが、この制御回路ＣＯＮで形成
された内部制御信号ｃｓは、上記ＸアドレスデコーダＸ
−ＤＣＲを構成するノアゲート回路Ｇｌ、０２等に入力
される。これにより、上記制御信号ｃｓのチップ非選択
時のハイレベル（論理“１”）により全ワード線を非選
択状態として、負荷ＭＯ３ＦＥＴＱ５等とメモリセルの
ＭＯ３ＦＥＴＱ３．Ｑｌ等を通して直流電流が流れるの
を防止している。
された内部制御信号ｃｓは、上記ＸアドレスデコーダＸ
−ＤＣＲを構成するノアゲート回路Ｇｌ、０２等に入力
される。これにより、上記制御信号ｃｓのチップ非選択
時のハイレベル（論理“１”）により全ワード線を非選
択状態として、負荷ＭＯ３ＦＥＴＱ５等とメモリセルの
ＭＯ３ＦＥＴＱ３．Ｑｌ等を通して直流電流が流れるの
を防止している。
第２図には、上記アドレスバッファＸ−ＡＤＢ（Ｙ−Ａ
ＤＢ）の一実施例の回路図が示されている。この実施例
では、縦列形態に接続されたＣＭＯＳインバータＩＶＩ
〜ＩＶ６によって構成されたアドレスバッファに次のラ
ッチ回路ＦＦが設けられる。なお、インバータＩＶ７は
、入力アドレス信号Ａｉに対して逆相の反転アドレス信
号ａｔを形成するものである。
ＤＢ）の一実施例の回路図が示されている。この実施例
では、縦列形態に接続されたＣＭＯＳインバータＩＶＩ
〜ＩＶ６によって構成されたアドレスバッファに次のラ
ッチ回路ＦＦが設けられる。なお、インバータＩＶ７は
、入力アドレス信号Ａｉに対して逆相の反転アドレス信
号ａｔを形成するものである。
上記ラッチ回路ＦＦは、ｎチャンネルＭＯ３ＦＥＴＱ２
０ （Ｇ２２）とｐチャンネルＭＯ３ＦＥＴＱ２１ （
Ｇ２３）とで構成された２つのインバータ回路の入力、
出力間を交差結線したものであり、その一対の入出力端
子は、」二記インバータＩＶ３の入力端子と出力端子と
の間にそれぞれ接続される。
０ （Ｇ２２）とｐチャンネルＭＯ３ＦＥＴＱ２１ （
Ｇ２３）とで構成された２つのインバータ回路の入力、
出力間を交差結線したものであり、その一対の入出力端
子は、」二記インバータＩＶ３の入力端子と出力端子と
の間にそれぞれ接続される。
この実施例では、上記インパークＩＶ３の入力信号と出
力信号を受けるランチ回路ＦＦによって、その信号がラ
ッチ回路ＦＦの反転するレヘルに達したとき、その正帰
還動作によって急峻に応答するとともに、それをインパ
ークＩＶ３の入力側と、出力側に伝えるので、このイン
パークＩＶ３で形成されるアドレス信号も急峻に変化さ
せることができる。なお、上記ラッチ回路ＦＦを構成す
るＭＯＳＦＥＴのコンダクタンス特性は、上記インバー
タＩＶ３の出力に従って容易に反転するようにするため
、比較的小さな値に設定されるものである。
力信号を受けるランチ回路ＦＦによって、その信号がラ
ッチ回路ＦＦの反転するレヘルに達したとき、その正帰
還動作によって急峻に応答するとともに、それをインパ
ークＩＶ３の入力側と、出力側に伝えるので、このイン
パークＩＶ３で形成されるアドレス信号も急峻に変化さ
せることができる。なお、上記ラッチ回路ＦＦを構成す
るＭＯＳＦＥＴのコンダクタンス特性は、上記インバー
タＩＶ３の出力に従って容易に反転するようにするため
、比較的小さな値に設定されるものである。
第３図には、上記アドレスバッファの他の一実施例の回
路図が示されている。
路図が示されている。
この実施例では、上記インバータＩＶＩ〜ＩＶ６からな
るアドレスバッファに次の各回路が設けられる。すなわ
ち、上記と同様なＭ ＯＳ Ｆ Ｅ Ｔ Ｑ２０〜Ｑ２
３によってラッチ回路ＦＦが構成され、その一方の入出
力端子は、上記インバータＴＶ３の入力信号が供給され
る。そして、このランチ回路ＦＦの出力信号は、インバ
ータＩＶ８を介して排他的論理和回路ＥＸの一方の入力
端子に供給される。この排他的論理和回路ＥＸの他方の
入力端子には、上記最終段のインバータＩＶ６の出力信
号が供給される。そして、この排他的論理和回路ＥＸの
出力信号は、上記インバータＩＶ６で形成されたアドレ
ス信号の伝達を制御するノアゲート回路ＮＯＲの制御信
号として用いられる。
るアドレスバッファに次の各回路が設けられる。すなわ
ち、上記と同様なＭ ＯＳ Ｆ Ｅ Ｔ Ｑ２０〜Ｑ２
３によってラッチ回路ＦＦが構成され、その一方の入出
力端子は、上記インバータＴＶ３の入力信号が供給され
る。そして、このランチ回路ＦＦの出力信号は、インバ
ータＩＶ８を介して排他的論理和回路ＥＸの一方の入力
端子に供給される。この排他的論理和回路ＥＸの他方の
入力端子には、上記最終段のインバータＩＶ６の出力信
号が供給される。そして、この排他的論理和回路ＥＸの
出力信号は、上記インバータＩＶ６で形成されたアドレ
ス信号の伝達を制御するノアゲート回路ＮＯＲの制御信
号として用いられる。
なお、特に制限されないが、後述するように排他的論理
和回路ＥＸの出力信号は、そのアドレス信号Ａｉが変化
した時に論理“１”のエツジ検出を行うので、これを内
部動作のタイミング制御、例えば、相補データ線対り、
Ｄを短絡するイコライズ動作等に用いるものであっても
よい。
和回路ＥＸの出力信号は、そのアドレス信号Ａｉが変化
した時に論理“１”のエツジ検出を行うので、これを内
部動作のタイミング制御、例えば、相補データ線対り、
Ｄを短絡するイコライズ動作等に用いるものであっても
よい。
次に、第４図のタイミング図を参照して、この実施例回
路の動作を説明する。
路の動作を説明する。
今、」二記インバータ丁Ｖ３の入力端子のノードＮ１の
信号が破線で示すようにハイレベルからロウレベルに変
化すると、インバータＩＶ３〜ＩＶ６を通して形成され
るインバータＴＶ６の出力端子のノードＮ２の信号も遅
れてハイレベルからロウレベルに変化する。この時、上
記ノードＮ１の信号の変化を受けてラッチ回１ｉ！ｌ’
Ｆが反転するので、インバータＩＶ８の出力端子のノー
ドＮ３は、急峻にハイレベルからロウレベルに変化する
。したがって、上記ノードＮ２がロウレベルに変化する
までの期間、排他的論理和回路ＥＸの入カレヘルが不一
致となるので、その間出力端子のノードＮ４がハイレベ
ル（論理“１”）となる。このためノアゲート回路ＮＯ
Ｒが閉じられて、強制的に反転アドレス信号ａｔをロウ
レベルに固定するものである。そして、上記不一致期間
が経過すると、排他的論理和回路ＥＸの出力端子のノー
ドＮ４がロウレベルになるので、」二記インハ゛−夕Ｉ
Ｖ６によって形成されたアドレス信号が伝えられる。な
１ お、非反転アドレス信号ａｔは、インバータ回路を通し
て形成されるものである（図示せず）。
信号が破線で示すようにハイレベルからロウレベルに変
化すると、インバータＩＶ３〜ＩＶ６を通して形成され
るインバータＴＶ６の出力端子のノードＮ２の信号も遅
れてハイレベルからロウレベルに変化する。この時、上
記ノードＮ１の信号の変化を受けてラッチ回１ｉ！ｌ’
Ｆが反転するので、インバータＩＶ８の出力端子のノー
ドＮ３は、急峻にハイレベルからロウレベルに変化する
。したがって、上記ノードＮ２がロウレベルに変化する
までの期間、排他的論理和回路ＥＸの入カレヘルが不一
致となるので、その間出力端子のノードＮ４がハイレベ
ル（論理“１”）となる。このためノアゲート回路ＮＯ
Ｒが閉じられて、強制的に反転アドレス信号ａｔをロウ
レベルに固定するものである。そして、上記不一致期間
が経過すると、排他的論理和回路ＥＸの出力端子のノー
ドＮ４がロウレベルになるので、」二記インハ゛−夕Ｉ
Ｖ６によって形成されたアドレス信号が伝えられる。な
１ お、非反転アドレス信号ａｔは、インバータ回路を通し
て形成されるものである（図示せず）。
これによって、アドレスデコーダ回路においては、中間
レベルのアドレス信号ａｔが供給されないので、Ｎ通電
流が流れることはなく、また二重選択動作を行うことは
ない。
レベルのアドレス信号ａｔが供給されないので、Ｎ通電
流が流れることはなく、また二重選択動作を行うことは
ない。
（１１ラッチ回路ＦＦの正帰還動作を利用して、インバ
ータｒＶ３の入力信号及び出力信号が急峻に変化するの
で、アドレス信号の遷移期間を短くできるので、インバ
ータｒＶ３以降のアドレスバッファを構成するインバー
タ回路及びアドレスデコーダ回路での貫通電流を大幅に
小さくできるという効果が得られる。
ータｒＶ３の入力信号及び出力信号が急峻に変化するの
で、アドレス信号の遷移期間を短くできるので、インバ
ータｒＶ３以降のアドレスバッファを構成するインバー
タ回路及びアドレスデコーダ回路での貫通電流を大幅に
小さくできるという効果が得られる。
（２）ラッチ回路ＦＦの出力信号と、最終段のインバー
タＩＶ６の出力信号とを排他的論理和回路に入力するこ
とによってアドレス信号の遷移期間を検出するとともに
、アドレスデコーダ回路へのアドレス信号の送出を禁止
するものであるので、アドレスデコーダ回路での貫通電
流を大幅に削減でき２ るという効果が得られる。
タＩＶ６の出力信号とを排他的論理和回路に入力するこ
とによってアドレス信号の遷移期間を検出するとともに
、アドレスデコーダ回路へのアドレス信号の送出を禁止
するものであるので、アドレスデコーダ回路での貫通電
流を大幅に削減でき２ るという効果が得られる。
（３）上記（ＩＬ （２）により、貫通電流の大幅な削
減が達成できることによって、その消費電力を大幅に小
さくできるという効果が得られる。
減が達成できることによって、その消費電力を大幅に小
さくできるという効果が得られる。
（４）上記（１１，（２１により、■通電流の大幅な削
減が達成できることによって、寄生サイリスク素子によ
るラッチアップの発生を防止できるという効果が得られ
る。
減が達成できることによって、寄生サイリスク素子によ
るラッチアップの発生を防止できるという効果が得られ
る。
（５）上記（１）又は（２）により、アドレス信号の変
化速度を太き（できることによって、ワード線の二重選
択を防止できるという効果が得られる。
化速度を太き（できることによって、ワード線の二重選
択を防止できるという効果が得られる。
（６）排他的論理和回路ＥＸからアドレス信号の変化タ
イミング信号が形成できるから、これを利用して内部同
期式の半導体記憶装置を実現することができるという効
果が得られる。
イミング信号が形成できるから、これを利用して内部同
期式の半導体記憶装置を実現することができるという効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることばいうまでもない。第２又は第３図の実施
例回路において、入力端子Ａｉに設けられたインバータ
ＩＶ１．ＩＶ２は、その入力インピーダンスを高く保つ
ために設けられるものであり、その数は１個で構成する
ものであってもよい。また、縦列形態のインバータ回路
の数も必要に応じて種々の実施形態を採ることができる
ものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることばいうまでもない。第２又は第３図の実施
例回路において、入力端子Ａｉに設けられたインバータ
ＩＶ１．ＩＶ２は、その入力インピーダンスを高く保つ
ために設けられるものであり、その数は１個で構成する
ものであってもよい。また、縦列形態のインバータ回路
の数も必要に応じて種々の実施形態を採ることができる
ものである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳスタティッ
ク型ＲＡＭに適用した場合について説明したが、それに
限定されるものではなく、例えば、アドレスバッファ、
アドレスデコーダ回路等がＣＭＯ３回路又は単チャンネ
ルＭＯ３ＦＥＴで構成されるＲＯＭ （リード・オンリ
ー・メモリ）、ＲＡＭ又はプログラマブルＲＯＭ等の各
種半導体記憶装置に広く適用できるものである。
をその背景となった利用分野であるＣＭＯＳスタティッ
ク型ＲＡＭに適用した場合について説明したが、それに
限定されるものではなく、例えば、アドレスバッファ、
アドレスデコーダ回路等がＣＭＯ３回路又は単チャンネ
ルＭＯ３ＦＥＴで構成されるＲＯＭ （リード・オンリ
ー・メモリ）、ＲＡＭ又はプログラマブルＲＯＭ等の各
種半導体記憶装置に広く適用できるものである。
第１図は、この発明をＣＭＯＳスタティック型ＲＡＭに
適用した場合の一実施例を示す回路図、第２図は、その
アドレスバッファ回路の一実施例を示す回路図、 第３図は、上記アドレスバッファの他の一実施例を示す
回路図、 第４図は、その動作を説明するためのタイミング図であ
る。 Ｘ−ＡＤＢ・・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・Ｙ
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メモリ
セル、ＤＩＢ・・書込み回路、ＤＯＢ・・読み出し回路
、ＣＯＮ・・制御回路 ５ 第 １ 図 ６ 第 ２ 図 Ｌ 第 ３ 図 第 ４ 図
適用した場合の一実施例を示す回路図、第２図は、その
アドレスバッファ回路の一実施例を示す回路図、 第３図は、上記アドレスバッファの他の一実施例を示す
回路図、 第４図は、その動作を説明するためのタイミング図であ
る。 Ｘ−ＡＤＢ・・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・Ｙ
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メモリ
セル、ＤＩＢ・・書込み回路、ＤＯＢ・・読み出し回路
、ＣＯＮ・・制御回路 ５ 第 １ 図 ６ 第 ２ 図 Ｌ 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、外部から供給されるアドレス信号を受ける縦列形態
の複数のインパーク回路と、このインバータ回路列にお
ける所定の接続点の信号を受けるラッチ回路と、このラ
ッチ回路の出力信号によってインバータ回路列の所定の
端子に正帰還させる機能又は上記ラッチ回路の出力信号
と最終段のインバータ回路の出力信号との不一致検出出
力によりアドレスデコーダへの伝達を禁止する機能を付
加したアドレスバッファを具備することを特徴とするＭ
Ｏ３記憶装置。 ２、上記不一致検出出力を形成する回路は、排他的論理
和回路で構成されるものであることを特徴とする特許請
求の範囲第１項記載のＭＯ３記憶装置。 ３、上記アドレスバッファは、ワード線選択を行うため
のアドレスバッファであることを特徴とする特許請求の
範囲第１又は第２項記載のＭＯ３記憶装置。 ４、上記排他的論理和回路の出力信号は、内部回路の動
作タイミングを制御するためにも用いられるものである
ことを特徴とする特許請求の範囲第１、第２又は第３項
記載のＭＯ３記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118340A JPS6013391A (ja) | 1983-07-01 | 1983-07-01 | Ｍｏｓ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118340A JPS6013391A (ja) | 1983-07-01 | 1983-07-01 | Ｍｏｓ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6013391A true JPS6013391A (ja) | 1985-01-23 |
Family
ID=14734249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118340A Pending JPS6013391A (ja) | 1983-07-01 | 1983-07-01 | Ｍｏｓ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122092A (ja) * | 1986-11-11 | 1988-05-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1983
- 1983-07-01 JP JP58118340A patent/JPS6013391A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122092A (ja) * | 1986-11-11 | 1988-05-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
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