JPS6028145B2 - Ｍｉｓ形半導体装置の製造法 - Google Patents
Ｍｉｓ形半導体装置の製造法Info
- Publication number
- JPS6028145B2 JPS6028145B2 JP58153277A JP15327783A JPS6028145B2 JP S6028145 B2 JPS6028145 B2 JP S6028145B2 JP 58153277 A JP58153277 A JP 58153277A JP 15327783 A JP15327783 A JP 15327783A JP S6028145 B2 JPS6028145 B2 JP S6028145B2
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- JP
- Japan
- Prior art keywords
- type
- insulating film
- silicon
- manufacturing
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、ＭＩＳ形半導体装置の製造法に関する。
さらに詳しくは、新規なＲＯＭ（リードオンリメモリ）
回路を具備する葛集積度のＥ／ＤＭＩＳＬＳＩの製造法
に関する。
回路を具備する葛集積度のＥ／ＤＭＩＳＬＳＩの製造法
に関する。
情報処理分野に適用されるＲＯＭ回路を具備するＥノＤ
ＭＩＳＬＳＩには、信頼度の向上およびコストの低減そ
れに高速動作等のために集積度の高いものが要求されて
いる。
ＭＩＳＬＳＩには、信頼度の向上およびコストの低減そ
れに高速動作等のために集積度の高いものが要求されて
いる。
従来、この種の高集積度のＲＯＭ回路を具備するＢ／Ｄ
ＭＩＳＬＳ１（以下、ＲＯＭＥ／ＤＭＩＳＬＳＩと略記
する）は、第１図並びに第２図ａ〜ｃに示すように、行
列状に配置したＭＩＳ形トランジスタＱ，．〜Ｑ３にお
けるその一部をディプリーションタィプ（Ｑ，．ｏ，Ｑ
，３ｏ，Ｑ２Ｄ，Ｑ３３ｏ）となし、残りのものをェン
ハスメントタイプ（Ｑ岬，Ｑ２，Ｅ，Ｑ２斑，Ｑ３，８
，Ｑ３２６）となしたものである。
ＭＩＳＬＳ１（以下、ＲＯＭＥ／ＤＭＩＳＬＳＩと略記
する）は、第１図並びに第２図ａ〜ｃに示すように、行
列状に配置したＭＩＳ形トランジスタＱ，．〜Ｑ３にお
けるその一部をディプリーションタィプ（Ｑ，．ｏ，Ｑ
，３ｏ，Ｑ２Ｄ，Ｑ３３ｏ）となし、残りのものをェン
ハスメントタイプ（Ｑ岬，Ｑ２，Ｅ，Ｑ２斑，Ｑ３，８
，Ｑ３２６）となしたものである。
なお、第１図において、Ｘ．〜Ｘ３は出力信号用配線、
Ｙ，〜Ｙ３はアドレス配線である。そして、このＲＯＭ
Ｅ／ＤＭＩＳは１は、第２図ａに平面図を、同図ｂに同
図ａおけるＡＡ′矢視縦断面図を、同図ｃに同図ａにお
けるＢＢ′矢視縦断面図を示すように、シリコン基板１
上にゲート酸化シリコン膜２を介在して形成した導電性
多結晶シリコン膜３からなるゲート電極を有し、このゲ
ート電極パターンによるセルフアラィメント方式により
製作したＮ十型層二４をソースまたはドレィンとする構
造のものである。同図において、ゲート電極下のＮ型層
５は、ディプリーションタイプのＭＩＳ形トランジス外
こおける拡散層であり、６は、フィールド酸化シリコン
膜である。この種のＲＯＭＥ／ＤＭＯＳは１は、その構
造上、素子寸法を可及的小となし高集積度のものである
が、それぞれのＭＩＳ形トランジスタＱ，．〜Ｑ３３に
おけるソースまたはドレィンとなるＮ＋型層４をシリコ
ン基板１表面に形成するものであるため、横方向素子寸
法がかなり大きくなり多ビットのＲＯＭＥ／ＤＭＩＳは
１を得るにはチップサイズが大きくなるものである。
Ｙ，〜Ｙ３はアドレス配線である。そして、このＲＯＭ
Ｅ／ＤＭＩＳは１は、第２図ａに平面図を、同図ｂに同
図ａおけるＡＡ′矢視縦断面図を、同図ｃに同図ａにお
けるＢＢ′矢視縦断面図を示すように、シリコン基板１
上にゲート酸化シリコン膜２を介在して形成した導電性
多結晶シリコン膜３からなるゲート電極を有し、このゲ
ート電極パターンによるセルフアラィメント方式により
製作したＮ十型層二４をソースまたはドレィンとする構
造のものである。同図において、ゲート電極下のＮ型層
５は、ディプリーションタイプのＭＩＳ形トランジス外
こおける拡散層であり、６は、フィールド酸化シリコン
膜である。この種のＲＯＭＥ／ＤＭＯＳは１は、その構
造上、素子寸法を可及的小となし高集積度のものである
が、それぞれのＭＩＳ形トランジスタＱ，．〜Ｑ３３に
おけるソースまたはドレィンとなるＮ＋型層４をシリコ
ン基板１表面に形成するものであるため、横方向素子寸
法がかなり大きくなり多ビットのＲＯＭＥ／ＤＭＩＳは
１を得るにはチップサイズが大きくなるものである。
それゆえ、本発明の目的は、新規な構造を有し、極めて
素子寸法の小なるＲＯＭ旧／Ｄ肌ＳＬＳＩ等のＭＩＳ形
半導体装置の製造法を提供することにある。
素子寸法の小なるＲＯＭ旧／Ｄ肌ＳＬＳＩ等のＭＩＳ形
半導体装置の製造法を提供することにある。
本発明においては、半導体基板表面の一部に第１絶縁膜
を介在して第１ゲート電極を有する第ＩＭＩＳ形トラン
ジスタが一定間隔をもって行列状に複数個設けられてい
るものと、第ＩＭＩＳ形トランジス外こおけるゲート電
極全面および表面が露出している前記半導体基板全面に
設けられている第２絶縁膜と、それぞれの前記第１肌Ｓ
形トランジスタ間における半導体基板上に第２絶縁膜を
介在して第２ゲート電極を設けてなる第２ＭＩＳ形トラ
ンジスタが１個ずつそれぞれの前記第１肌Ｓ形トランジ
スタ間に設けられているものとからなり、前記第１また
は第２の肌Ｓ形トランジスタの一部をディプリーション
タイプとなし、残りのものをェンハンスメントタィプと
なしてなるＭＩＳ形半導体装置の製造法であって上記第
１絶縁膜上に第１ゲート電極を形成した後、上記第１ゲ
ート電極によって覆われていない第１絶縁膜を除去し、
次に半導体基板表面に第２絶縁膜を形成し、しかる後第
２ゲート電極を形成する。
を介在して第１ゲート電極を有する第ＩＭＩＳ形トラン
ジスタが一定間隔をもって行列状に複数個設けられてい
るものと、第ＩＭＩＳ形トランジス外こおけるゲート電
極全面および表面が露出している前記半導体基板全面に
設けられている第２絶縁膜と、それぞれの前記第１肌Ｓ
形トランジスタ間における半導体基板上に第２絶縁膜を
介在して第２ゲート電極を設けてなる第２ＭＩＳ形トラ
ンジスタが１個ずつそれぞれの前記第１肌Ｓ形トランジ
スタ間に設けられているものとからなり、前記第１また
は第２の肌Ｓ形トランジスタの一部をディプリーション
タイプとなし、残りのものをェンハンスメントタィプと
なしてなるＭＩＳ形半導体装置の製造法であって上記第
１絶縁膜上に第１ゲート電極を形成した後、上記第１ゲ
ート電極によって覆われていない第１絶縁膜を除去し、
次に半導体基板表面に第２絶縁膜を形成し、しかる後第
２ゲート電極を形成する。
以下、本発明の一実施例であるＲＯＭＥ／ＤＭＯＳＬＳ
Ｉおよびその製法を具体的に説明する。
Ｉおよびその製法を具体的に説明する。
本発明にかかるＲＯＭ旧／ＤＭＯＳＢＩの王なる特徴は
、ＭＯＳＬＳＩにおける多層配線技術を流用して極めて
高集積度にＭＳ形トランジスタを行列状に配置してなり
、ＲＯＭの目となる個所のェンハンスメントタィプＭＯ
Ｓ形トランジスタにおけるチャンネル領域に基板とは反
対導電型の不純物をイオン打込みして、そのトランジス
タをディプリーションタィブのものに化成したものであ
る。そして、それぞれのＭＯＳ形トランジスタにおける
ゲート電極間隔を可及的に小とし、従釆のこの種のＲＯ
ＭＭＯＳＬＳＩに比較して２倍程度の高桑積度を達成す
る構造のものである。
、ＭＯＳＬＳＩにおける多層配線技術を流用して極めて
高集積度にＭＳ形トランジスタを行列状に配置してなり
、ＲＯＭの目となる個所のェンハンスメントタィプＭＯ
Ｓ形トランジスタにおけるチャンネル領域に基板とは反
対導電型の不純物をイオン打込みして、そのトランジス
タをディプリーションタィブのものに化成したものであ
る。そして、それぞれのＭＯＳ形トランジスタにおける
ゲート電極間隔を可及的に小とし、従釆のこの種のＲＯ
ＭＭＯＳＬＳＩに比較して２倍程度の高桑積度を達成す
る構造のものである。
なお、第３図は、本発明にかかるＲＯＭ回路の一部を示
す略図であり、Ｘ，〜Ｘ３は出力信号用配線、Ｙ，〜Ｙ
６はアドレス配線、Ｑ，．〜Ｑ３６はシリコンゲート型
ＭＯＳ形トランジスタを示し、それに付加されているイ
ンデックスＤはディプリーションタイプを示し、インデ
ックスＥはエンハンスメントタイプを示すものである。
す略図であり、Ｘ，〜Ｘ３は出力信号用配線、Ｙ，〜Ｙ
６はアドレス配線、Ｑ，．〜Ｑ３６はシリコンゲート型
ＭＯＳ形トランジスタを示し、それに付加されているイ
ンデックスＤはディプリーションタイプを示し、インデ
ックスＥはエンハンスメントタイプを示すものである。
さて、本発明にかかるＲＯＭＥ／ＤＭＯＳＬＳＩおよび
その製法を工程順に図面を用いて詳述する。抗 Ｐ型ま
たはＮ型の導電型を有するシリコンゥエーハ１１をスタ
ーティングマテリアルとして用意し、この全面を熱酸化
してｌＡｍの程度のフィールド酸化シリコン膜１２を形
成する。ついで、フオトェツチング等により素子活性領
域となるシリコンゥェーハ１１表面を露出するようにフ
ィールド酸化シリコン膜１２を選択除去する（第４図）
。表面が露出するシリコンウェーハ１１にゲート酸化シ
リコン膜１３を１０００Ａ程度形成し（第５図）、つい
で、ディプリーションタィプのＭＯＳ形トランジスタを
形成するため、その個所にシリコンウェーハ１１とは反
対導電型の不純物をイオン打ち込みしてそれらのチャン
ネル領域にシリコンウェーハ１１とは反対導電型の領域
１１ａを形成する。たとえば、シリコンウェーハ１１が
、Ｐ型導電型の場合には、リン等のＮ型導電型の不純物
をフオトレジストなどをマスクとして選択的にディプリ
ーションタィプのＭＯＳ形トランジスタのチャンネル領
域にイオン打ち込みし、後の熱処理によって、イオン打
ち込みされた不純物をシリコンウェーハ１１に拡散して
Ｎ型層１１ａを形成する。シリコンウェーハ１１として
Ｎ型導電型のものを使用する場合には、イオン打ち込み
する不純物としてはボロン等のＰ型導電型のものを使用
して、Ｐ型層１１ａを形成すればよい。このデイプリー
ションタィブのＭＯＳ形トランジスタＱ，２ｏ，Ｑ，位
，Ｑ２３ｏ，Ｑ３２ｏ，Ｑ偽ｏは、ＲＯＭの目となるも
のである。更に全面にＣＶＤ法等により導電性多結晶シ
リコン膜１４を３５００〜５０００Ａ形成する（第６図
）。第６図ａに示す破線は、フィールド酸化シリコン膜
１２とゲート酸化シリコン膜１３との境界を示すもので
ある。【ィ｝ 多結晶シリコン膜１４を選択除去してゲ
ート電極パターンを形成し、これをマスクとしてゲート
酸化シリコン膜１３の不要部分を取り除き、その個所の
シリコンウェーハ１１表面を露出する（第７図）。
その製法を工程順に図面を用いて詳述する。抗 Ｐ型ま
たはＮ型の導電型を有するシリコンゥエーハ１１をスタ
ーティングマテリアルとして用意し、この全面を熱酸化
してｌＡｍの程度のフィールド酸化シリコン膜１２を形
成する。ついで、フオトェツチング等により素子活性領
域となるシリコンゥェーハ１１表面を露出するようにフ
ィールド酸化シリコン膜１２を選択除去する（第４図）
。表面が露出するシリコンウェーハ１１にゲート酸化シ
リコン膜１３を１０００Ａ程度形成し（第５図）、つい
で、ディプリーションタィプのＭＯＳ形トランジスタを
形成するため、その個所にシリコンウェーハ１１とは反
対導電型の不純物をイオン打ち込みしてそれらのチャン
ネル領域にシリコンウェーハ１１とは反対導電型の領域
１１ａを形成する。たとえば、シリコンウェーハ１１が
、Ｐ型導電型の場合には、リン等のＮ型導電型の不純物
をフオトレジストなどをマスクとして選択的にディプリ
ーションタィプのＭＯＳ形トランジスタのチャンネル領
域にイオン打ち込みし、後の熱処理によって、イオン打
ち込みされた不純物をシリコンウェーハ１１に拡散して
Ｎ型層１１ａを形成する。シリコンウェーハ１１として
Ｎ型導電型のものを使用する場合には、イオン打ち込み
する不純物としてはボロン等のＰ型導電型のものを使用
して、Ｐ型層１１ａを形成すればよい。このデイプリー
ションタィブのＭＯＳ形トランジスタＱ，２ｏ，Ｑ，位
，Ｑ２３ｏ，Ｑ３２ｏ，Ｑ偽ｏは、ＲＯＭの目となるも
のである。更に全面にＣＶＤ法等により導電性多結晶シ
リコン膜１４を３５００〜５０００Ａ形成する（第６図
）。第６図ａに示す破線は、フィールド酸化シリコン膜
１２とゲート酸化シリコン膜１３との境界を示すもので
ある。【ィ｝ 多結晶シリコン膜１４を選択除去してゲ
ート電極パターンを形成し、これをマスクとしてゲート
酸化シリコン膜１３の不要部分を取り除き、その個所の
シリコンウェーハ１１表面を露出する（第７図）。
このゲート電極パターンの多結晶シリコン膜１４とこの
下のゲート酸化シリコン１３、シリコンゥェーハ１１と
により数多〈の第１のシリコンゲート型ＭＯＳ形トラン
ジスタを構成することができ、それらのトランジスタは
一定間隔をもつて行列状に配置するものとする。｛ゥ’
ついで、上記第１のＭＯＳ形トランジスタ間に第２の
シリコンゲート型ＭＯＳ形トランジスタを設けるため、
全面に１０００Ａ程度の酸化シリコン膜１５を形成する
（第８図）。
下のゲート酸化シリコン１３、シリコンゥェーハ１１と
により数多〈の第１のシリコンゲート型ＭＯＳ形トラン
ジスタを構成することができ、それらのトランジスタは
一定間隔をもつて行列状に配置するものとする。｛ゥ’
ついで、上記第１のＭＯＳ形トランジスタ間に第２の
シリコンゲート型ＭＯＳ形トランジスタを設けるため、
全面に１０００Ａ程度の酸化シリコン膜１５を形成する
（第８図）。
この酸化シリコン膜１５は、第２のシリコンゲート型Ｍ
ＯＳ形トランジスタのゲート酸化シリコン膜となると共
に、第１と第２のトランジスタを電気絶縁するものでも
ある。
ＯＳ形トランジスタのゲート酸化シリコン膜となると共
に、第１と第２のトランジスタを電気絶縁するものでも
ある。
また、第１と第２のトランジスタの特性をそろえるため
に、第１のトランジスタにおけるゲート酸化シリコン膜
１３と同程度の膜性並びに膜厚をもって形成すると共に
第１と第２のトランジスタを十分に電気的分離するに必
要な膜厚を選定する。なお、図において２点鎖線は、多
結晶シリコン膜１３の境界線を示すものである。Ｐ｝
全面に導電性多結晶シリコン膜１６をＣＶＤ法等により
３５００〜５０００Ａ形成し、第２のシリコンゲート型
ＭＯＳ形トランジスタにおけるゲート電極パターンをフ
オトヱッチング等により形成する（第９図）。
に、第１のトランジスタにおけるゲート酸化シリコン膜
１３と同程度の膜性並びに膜厚をもって形成すると共に
第１と第２のトランジスタを十分に電気的分離するに必
要な膜厚を選定する。なお、図において２点鎖線は、多
結晶シリコン膜１３の境界線を示すものである。Ｐ｝
全面に導電性多結晶シリコン膜１６をＣＶＤ法等により
３５００〜５０００Ａ形成し、第２のシリコンゲート型
ＭＯＳ形トランジスタにおけるゲート電極パターンをフ
オトヱッチング等により形成する（第９図）。
なお、第１０図は、第３図に示すＲＯＭ回路構成におけ
るインデックスを示すものである。なお、このＲＯＭの
目となるデイプリーシヨンタイフ〇のＭＯＳ形トランジ
スタにおけるチャンネル領域は、前記‘力効程（第４図
〜第６図）においてシリコンウェーハ１１に不純物を選
択的にイオン打ち込みして形成されているものである。
るインデックスを示すものである。なお、このＲＯＭの
目となるデイプリーシヨンタイフ〇のＭＯＳ形トランジ
スタにおけるチャンネル領域は、前記‘力効程（第４図
〜第６図）においてシリコンウェーハ１１に不純物を選
択的にイオン打ち込みして形成されているものである。
鮒 ついで、図示しないが全面にパシベーション膜とし
てのＩＪンシリケートガラス膜を被覆する。
てのＩＪンシリケートガラス膜を被覆する。
上述したように、本発明にかかるＲＯＭＥ／ＤＭＯＳＬ
ＳＩは、シリコンウエーハ１ １をスターティングマテ
リアルとしてその上に導電性多結晶シリコン膜を使用し
て２層配線的な形成法により第１と第２のシリコンゲー
ト型ＭＯＳ形トランジスタＱ，．〜Ｑ＄を行列状に形成
したものであるため、簡単な製造プロセスをもって極め
て高集積度なものである。
ＳＩは、シリコンウエーハ１ １をスターティングマテ
リアルとしてその上に導電性多結晶シリコン膜を使用し
て２層配線的な形成法により第１と第２のシリコンゲー
ト型ＭＯＳ形トランジスタＱ，．〜Ｑ＄を行列状に形成
したものであるため、簡単な製造プロセスをもって極め
て高集積度なものである。
たとえば、現状のフオトェッチングによる成形可能な線
幅を８仏ｍとすれば、８Ａｍ幅の素子活性領域をもって
第１および第２のＭＯＳ形トランジスタが形成でき、従
来のソース、ドレィン拡散層を有するＲＯＭＥ／ＤＭＯ
ＳＬＳＩにおいてはそれぞれの素子活性領域が１６ｒｍ
幅程度以上であることに比較して２倍以上ＩＣチップ面
積を小さくすることができる。本発明は、極めて素子寸
法の小なるシリコンゲート型ＭＯＳ形トランジスタをそ
れぞれの離間距離を可及的小にして行列状に配置したも
のであり、しかもそれらの任意のトランジスタをェンハ
ンスメントタイプまたはデイプリーションタイフ。
幅を８仏ｍとすれば、８Ａｍ幅の素子活性領域をもって
第１および第２のＭＯＳ形トランジスタが形成でき、従
来のソース、ドレィン拡散層を有するＲＯＭＥ／ＤＭＯ
ＳＬＳＩにおいてはそれぞれの素子活性領域が１６ｒｍ
幅程度以上であることに比較して２倍以上ＩＣチップ面
積を小さくすることができる。本発明は、極めて素子寸
法の小なるシリコンゲート型ＭＯＳ形トランジスタをそ
れぞれの離間距離を可及的小にして行列状に配置したも
のであり、しかもそれらの任意のトランジスタをェンハ
ンスメントタイプまたはデイプリーションタイフ。
のものに構成できるため、ＲＯＭとしてもあるいはまた
種々の仕様のＥノＤＭＯＳＬＳＩとして高性能かつ高集
積度のものをもって種々の態様のＭＩＳ形半導体装置と
することができる。なお、前述した本発明にかかるＲＯ
ＭＥ／ＤＭＯＳＬＳＩの製造プロセス中、多結晶シリコ
ン膜１４をゲート電極パターンにする際の選択エッチン
グ用マスクとして絶縁膜（酸化シリコン膜等）を使用し
、それを後の工程においてもそのまま残しておくことに
より、ゲート電極パターンとしての多結晶シリコン膜１
４上の絶縁膜１４上の絶縁膜厚（マスクとしての絶縁膜
と新らたに形成した酸化シリコン膜１５とを車畳したも
の）が大きくなり、第１と第２のトランジスタ間の寄生
容量を小とすることができる。
種々の仕様のＥノＤＭＯＳＬＳＩとして高性能かつ高集
積度のものをもって種々の態様のＭＩＳ形半導体装置と
することができる。なお、前述した本発明にかかるＲＯ
ＭＥ／ＤＭＯＳＬＳＩの製造プロセス中、多結晶シリコ
ン膜１４をゲート電極パターンにする際の選択エッチン
グ用マスクとして絶縁膜（酸化シリコン膜等）を使用し
、それを後の工程においてもそのまま残しておくことに
より、ゲート電極パターンとしての多結晶シリコン膜１
４上の絶縁膜１４上の絶縁膜厚（マスクとしての絶縁膜
と新らたに形成した酸化シリコン膜１５とを車畳したも
の）が大きくなり、第１と第２のトランジスタ間の寄生
容量を小とすることができる。
このように本発明にかかる肌Ｓ形半導体装置は、前述し
た実施例に限定されず種々の態様のものに適用すること
ができる。
た実施例に限定されず種々の態様のものに適用すること
ができる。
第１図ないし第２図ａ〜ｃは従来のＲＯＭＥ／ＤＭＯＳ
ＬＳＩにおける回路図およびその構造を示す平面図と縦
断面図、第３図は本発明の一実施例であるＲＯＭ旧／Ｄ
ＭＯＳＬＳＩの一部における回路図、第４図ａ〜ｃない
し第１０図ａ〜ｃは本発明の一実施例であるＲＯＭ旧／
ＤＭＯＳＬＳＩおよびその製法を工程順に示す平面図と
縦断面図である。 １，１１……シリコンウエーハ、２，１３，１５……ゲ
ート酸化シリコン膜、３，１４，１６……ゲート電極用
多結晶シリコン膜、４・・・・・・Ｎ十型層、５・・・
・・・Ｎ型層、６，１２・・・・・・フィールド酸化シ
リコン膜、１１ａ……シリコンウェーハ１１とは反対導
電型の領域。 第１図 第３図 第２図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図
ＬＳＩにおける回路図およびその構造を示す平面図と縦
断面図、第３図は本発明の一実施例であるＲＯＭ旧／Ｄ
ＭＯＳＬＳＩの一部における回路図、第４図ａ〜ｃない
し第１０図ａ〜ｃは本発明の一実施例であるＲＯＭ旧／
ＤＭＯＳＬＳＩおよびその製法を工程順に示す平面図と
縦断面図である。 １，１１……シリコンウエーハ、２，１３，１５……ゲ
ート酸化シリコン膜、３，１４，１６……ゲート電極用
多結晶シリコン膜、４・・・・・・Ｎ十型層、５・・・
・・・Ｎ型層、６，１２・・・・・・フィールド酸化シ
リコン膜、１１ａ……シリコンウェーハ１１とは反対導
電型の領域。 第１図 第３図 第２図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図
Claims (1)
- １ 半導体基板表面に設定された素子活性領域上を第１
絶縁膜を介して横切るように延長形成された第１導電体
層と、上記素子活性領域上を第２絶縁膜を介して横切る
ように延長形成されかつ上記素子活性領域上において上
記第１導電体層の少なくとも一部と重なるように形成さ
れた第２導体層とを少なくとも備え、上記素子活性領域
上の上記第１及び第２導電体層のそれぞれをＭＩＳ形ト
ランジスタのゲート電極とすることによつて直列接続さ
れたＭＩＳ形トランジスタを形成し、上記直列接続され
たＭＩＳ形トランジスタの一部をデイプリーシヨンタイ
プとなし残りのものをエンハンスメントタイプとなして
なるＭＩＳ形半導体装置の製造法であつて、上記素子活
性領域表面に第１絶縁膜を形成した後上記第１導電体層
を形成し、上記第１絶縁膜のうちの上記第１導電体層に
よつて覆われていない部分を除去した後上記素子活性領
域表面に第２絶縁膜を形成し、その後上記第２導電体層
を形成することを特徴とするＭＩＳ形半導体装置の製造
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153277A JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153277A JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製造法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51100611A Division JPS5951143B2 (ja) | 1976-08-25 | 1976-08-25 | Ｍｉｓ形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980963A JPS5980963A (ja) | 1984-05-10 |
| JPS6028145B2 true JPS6028145B2 (ja) | 1985-07-03 |
Family
ID=15558945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153277A Expired JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028145B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633867B2 (ja) * | 1971-12-08 | 1981-08-06 | ||
| JPS4990886A (ja) * | 1972-12-28 | 1974-08-30 | ||
| JPS5947464B2 (ja) * | 1974-09-11 | 1984-11-19 | 株式会社日立製作所 | 半導体装置 |
-
1983
- 1983-08-24 JP JP58153277A patent/JPS6028145B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5980963A (ja) | 1984-05-10 |
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