JPS6028144B2 - Ｍｉｓ形半導体装置の製法 - Google Patents
Ｍｉｓ形半導体装置の製法Info
- Publication number
- JPS6028144B2 JPS6028144B2 JP58153276A JP15327683A JPS6028144B2 JP S6028144 B2 JPS6028144 B2 JP S6028144B2 JP 58153276 A JP58153276 A JP 58153276A JP 15327683 A JP15327683 A JP 15327683A JP S6028144 B2 JPS6028144 B2 JP S6028144B2
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- JP
- Japan
- Prior art keywords
- type
- mis
- manufacturing
- semiconductor device
- silicon
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- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、ＭＩＳ形半導体装置の製法に関する。
さらに詳しくは、新規なＲＯＭ（リードオンリメモリ）
回路を具備する高集積度のＥ／Ｄ肌ＳＬＳＩの製法に関
する。情報処理分野に適用されるＲＯＭ回路を具備する
Ｅ／ＤＭＩＳＬＳＩには、信頼度の向上およびコストの
低減それに高速動作性等のために集積度の高いものが要
求されている。従来、この種の高集積度のＲＯＭ回路を
具備するＥ／ＤＭＩＳＬＳ【（以下、ＲＯＭＥ／ＤＭＩ
ＳＬＳＩと略記する）は、第１図並びに第２図ａ〜ｃに
示すように、行列状に配置したＭＩＳ形トランジスタＱ
，．〜Ｑ３におけるその一部をディプリーションタィプ
（Ｑ，．ｏ，Ｑ，３ｏ，Ｑ２ｏ，Ｑ３３Ｄ）となし、残
りのものをエンハスメントタイプ（Ｑ，班，Ｑ２，Ｅ，
Ｑ２細，Ｑ３，Ｂ，Ｑ３２８）となしたものである。
回路を具備する高集積度のＥ／Ｄ肌ＳＬＳＩの製法に関
する。情報処理分野に適用されるＲＯＭ回路を具備する
Ｅ／ＤＭＩＳＬＳＩには、信頼度の向上およびコストの
低減それに高速動作性等のために集積度の高いものが要
求されている。従来、この種の高集積度のＲＯＭ回路を
具備するＥ／ＤＭＩＳＬＳ【（以下、ＲＯＭＥ／ＤＭＩ
ＳＬＳＩと略記する）は、第１図並びに第２図ａ〜ｃに
示すように、行列状に配置したＭＩＳ形トランジスタＱ
，．〜Ｑ３におけるその一部をディプリーションタィプ
（Ｑ，．ｏ，Ｑ，３ｏ，Ｑ２ｏ，Ｑ３３Ｄ）となし、残
りのものをエンハスメントタイプ（Ｑ，班，Ｑ２，Ｅ，
Ｑ２細，Ｑ３，Ｂ，Ｑ３２８）となしたものである。
なお、第１図において、Ｘ．〜Ｘ３は出力信号用配線、
Ｙ，〜Ｙ３はアドレス配線である。そして、このＲＯＭ
Ｅ／ＤＭＩＳＢＩは、第２図ａに平面図を、同図ｂに同
図ａにおけるＡＡ′矢視縦断面図を、同図ｃに同図ａに
おけるＢＢ矢視縦断面図を示すように、シリコン基板１
上にゲート酸化シリコン膜２を介在して形成した導電性
多結晶シリコン膜３からなるゲート電極を有し、このゲ
ート電極パターンによるセルフアラィメント方式により
勢作したＮ十型層４をソースまたはドレィンとする構造
のものである。同図において、ゲート電極下のＮ型層５
はディプリーションタィプのＭＩＳ形トランジスタにお
ける拡散層であり、６はフィールド酸化シリコン膜であ
る。この種のＲＯＭＥ／ＤＭＯＳＢＩは、その構造上、
素子寸法を可及的小となし高集積度のものであるが、そ
れぞれのＭＩＳ形トランジスタＱ，．〜Ｑ３３における
ソースまたはドレインとなるＮ＋型層４をシリコン基板
１表面に形成するものであるため、横方向素子寸法がか
なり大きくなり多ビットのＲＯＭＥ／ＤＭＩＳは１を得
るにはチップサイズが大きくなるものである。
Ｙ，〜Ｙ３はアドレス配線である。そして、このＲＯＭ
Ｅ／ＤＭＩＳＢＩは、第２図ａに平面図を、同図ｂに同
図ａにおけるＡＡ′矢視縦断面図を、同図ｃに同図ａに
おけるＢＢ矢視縦断面図を示すように、シリコン基板１
上にゲート酸化シリコン膜２を介在して形成した導電性
多結晶シリコン膜３からなるゲート電極を有し、このゲ
ート電極パターンによるセルフアラィメント方式により
勢作したＮ十型層４をソースまたはドレィンとする構造
のものである。同図において、ゲート電極下のＮ型層５
はディプリーションタィプのＭＩＳ形トランジスタにお
ける拡散層であり、６はフィールド酸化シリコン膜であ
る。この種のＲＯＭＥ／ＤＭＯＳＢＩは、その構造上、
素子寸法を可及的小となし高集積度のものであるが、そ
れぞれのＭＩＳ形トランジスタＱ，．〜Ｑ３３における
ソースまたはドレインとなるＮ＋型層４をシリコン基板
１表面に形成するものであるため、横方向素子寸法がか
なり大きくなり多ビットのＲＯＭＥ／ＤＭＩＳは１を得
るにはチップサイズが大きくなるものである。
それゆえ、本発明の目的は、新規な構造を有し、極めて
素子寸法の小なるＲＯＭ旧／Ｄ肌ＳＬＳＩ等の肌Ｓ形半
導体装置の製法を提供することにある。
素子寸法の小なるＲＯＭ旧／Ｄ肌ＳＬＳＩ等の肌Ｓ形半
導体装置の製法を提供することにある。
本発明においては、半導体基板表面の一部に第１絶縁膜
を介在してゲート電極を有する第ＩＭＩＳ形トランジス
タが一定間隔をもって行列状に複数個設けられているも
のと、第ＩＭＩＳ形トランジスタにおけるゲート電極全
面および表面が露出している前記半導体基板全面に設け
られている第２絶縁膜と、それぞれの前記第１肌Ｓ形ト
ランジスタ間における半導体基板上に第２絶縁膜を介在
してゲート電極を設けてなる第２ＭＩＳ形トランジスタ
が１個ずつそれぞれの前記第ＩＭＩＳ形トランジスタ間
に設けられているものとからなり、前記第１または第２
のＭＩＳ形トランジスタの一部をデイプリーションタィ
プとなし、残りのものをェンハンスメントタィプとなし
てなるＭＩＳ形半導体装置の製法であって、予め半導体
基板表面のディプリーションタィプのＭＩＳ形トランジ
スタを形成すべき部分にディプリーション化のための不
純物を選択的に導入し、しかる後上記ゲート電極を形成
する。
を介在してゲート電極を有する第ＩＭＩＳ形トランジス
タが一定間隔をもって行列状に複数個設けられているも
のと、第ＩＭＩＳ形トランジスタにおけるゲート電極全
面および表面が露出している前記半導体基板全面に設け
られている第２絶縁膜と、それぞれの前記第１肌Ｓ形ト
ランジスタ間における半導体基板上に第２絶縁膜を介在
してゲート電極を設けてなる第２ＭＩＳ形トランジスタ
が１個ずつそれぞれの前記第ＩＭＩＳ形トランジスタ間
に設けられているものとからなり、前記第１または第２
のＭＩＳ形トランジスタの一部をデイプリーションタィ
プとなし、残りのものをェンハンスメントタィプとなし
てなるＭＩＳ形半導体装置の製法であって、予め半導体
基板表面のディプリーションタィプのＭＩＳ形トランジ
スタを形成すべき部分にディプリーション化のための不
純物を選択的に導入し、しかる後上記ゲート電極を形成
する。
以下、本発明の一実施例であるＲＯＭＥ／ＤＭＯＳＬＳ
Ｉの製法を具体的に説明する。
Ｉの製法を具体的に説明する。
本発明にかかるＲＯＭＥ／ＤＭＯＳは１の王なる特徴は
、ＭＯＳＬＳＩにおける多層配線技術を流用して極めて
高集積度にＭＯＳ形トランジスタを行列状に配置してな
り、ＲＯＭの目となる個所のェンハンスメントタイフ。
ＭＯＳ形トランジスタにおけるチャンネル領域に基板と
は反対導電型の不純物をイオン打込みして、そのトラン
ジスタをディプリーションタィプのものに化成したもの
である。そして、それぞれのＭＯＳ形トランジスタにお
けるゲート電極間隔を可及的に小とし、従来のこの種の
ＲＯＭＭＯＳは１に比較して２倍程度の高集積度を達成
する構造のものである。
、ＭＯＳＬＳＩにおける多層配線技術を流用して極めて
高集積度にＭＯＳ形トランジスタを行列状に配置してな
り、ＲＯＭの目となる個所のェンハンスメントタイフ。
ＭＯＳ形トランジスタにおけるチャンネル領域に基板と
は反対導電型の不純物をイオン打込みして、そのトラン
ジスタをディプリーションタィプのものに化成したもの
である。そして、それぞれのＭＯＳ形トランジスタにお
けるゲート電極間隔を可及的に小とし、従来のこの種の
ＲＯＭＭＯＳは１に比較して２倍程度の高集積度を達成
する構造のものである。
なお、第３図は、本発明にかかるＲＯＭ回路の一部を示
す略図であり、Ｘ，〜Ｘ３は出力信号用配線、Ｙ，〜Ｙ
６はアドレス配線、Ｑ，．〜Ｑ３６はシリコンゲート型
ＭＯＳ形トランジスタを示し、それに付加されているイ
ンデックスＤはデイプリーションタイプを示し、インデ
ックスＥはェンハンスメントタイプを示すものである。
す略図であり、Ｘ，〜Ｘ３は出力信号用配線、Ｙ，〜Ｙ
６はアドレス配線、Ｑ，．〜Ｑ３６はシリコンゲート型
ＭＯＳ形トランジスタを示し、それに付加されているイ
ンデックスＤはデイプリーションタイプを示し、インデ
ックスＥはェンハンスメントタイプを示すものである。
さて、本発明にかかるＲＯＭＥ／ＤＭＯＳＬＳＩおよび
その製法を工程順に図面を用いて詳述する。抗 Ｐ型ま
たはＮ型の導電型を有するシリコンウエーハ１１をスタ
ーティングマテリアルとして用意し、この全面を熱酸化
してｌＡｍ程度のフィールド酸化シリコン膜１２を形成
する。ついで、フオトェッチング等により素子活性領域
となるシリコンウェーハ１ １表面を露出するようにフ
ィールド酸化シリコン膜１２を選択除去する（第４図）
。表面が露出するシリコンウェーハ１１にゲート酸化シ
リコン膜１３を１０００Ａ程度形成し（第５図）、つい
で、ディプリーションタィプのＭＩＳ形トランジスタを
形成するため、その個所にシリコンウェーハ１１とは反
対導電型の不純物をイオン打込みしてそれらのチャンネ
ル領域にシリコンウェーハ１１とは反対導霧型の領域１
１ａを形成する。たとえば、シリコンウェーハ１１が、
Ｐ型導電型の場合には、リン等のＮ型導電型の不純物を
フオトレジストなどをマスクとして選択的にデイプリー
ションタィプのＭＯＢ形トランジスタのチャンネル領域
にイオン打ち込みし、後の熱処理によって、イオン打ち
込みされた不純物をシリコンウェーハ１１に拡散してＮ
型層１１ａを形成する。シリコンウェーハ１１としてＮ
型導電型のものを使用する場合には、イオン打ち込みす
る不純物としてはポロン等のＰ型導電型のものを使用し
て、Ｐ型層１１ａを形成すればよい。このデイプリーシ
ョンタイプのＭＯＳ形トランジスタＱ，２０，Ｑ，４Ｄ
，Ｑ２知，Ｑ３２Ｄ，Ｑ３５Ｄは、ＲＯＭの目となるも
のである。更に全面にＣＶＤ法等により導電性多結晶シ
リコン膜１４を３５００〜５０００△形成する（第６図
）。第６図ａに示す破線は、フィールド酸化シリコン膜
１２とゲ−ト酸化シリコン膜１３との境界を示すもので
ある。｛ィ’多結晶シリコン膜１４を選択除去してゲー
ト電極パターンを形成し、これをマスクとしてゲ−ト酸
化シリコン膜１３の不要部分を取り除き、その個所のシ
リコンゥェーハ１１表面を露出する（第７図）。
その製法を工程順に図面を用いて詳述する。抗 Ｐ型ま
たはＮ型の導電型を有するシリコンウエーハ１１をスタ
ーティングマテリアルとして用意し、この全面を熱酸化
してｌＡｍ程度のフィールド酸化シリコン膜１２を形成
する。ついで、フオトェッチング等により素子活性領域
となるシリコンウェーハ１ １表面を露出するようにフ
ィールド酸化シリコン膜１２を選択除去する（第４図）
。表面が露出するシリコンウェーハ１１にゲート酸化シ
リコン膜１３を１０００Ａ程度形成し（第５図）、つい
で、ディプリーションタィプのＭＩＳ形トランジスタを
形成するため、その個所にシリコンウェーハ１１とは反
対導電型の不純物をイオン打込みしてそれらのチャンネ
ル領域にシリコンウェーハ１１とは反対導霧型の領域１
１ａを形成する。たとえば、シリコンウェーハ１１が、
Ｐ型導電型の場合には、リン等のＮ型導電型の不純物を
フオトレジストなどをマスクとして選択的にデイプリー
ションタィプのＭＯＢ形トランジスタのチャンネル領域
にイオン打ち込みし、後の熱処理によって、イオン打ち
込みされた不純物をシリコンウェーハ１１に拡散してＮ
型層１１ａを形成する。シリコンウェーハ１１としてＮ
型導電型のものを使用する場合には、イオン打ち込みす
る不純物としてはポロン等のＰ型導電型のものを使用し
て、Ｐ型層１１ａを形成すればよい。このデイプリーシ
ョンタイプのＭＯＳ形トランジスタＱ，２０，Ｑ，４Ｄ
，Ｑ２知，Ｑ３２Ｄ，Ｑ３５Ｄは、ＲＯＭの目となるも
のである。更に全面にＣＶＤ法等により導電性多結晶シ
リコン膜１４を３５００〜５０００△形成する（第６図
）。第６図ａに示す破線は、フィールド酸化シリコン膜
１２とゲ−ト酸化シリコン膜１３との境界を示すもので
ある。｛ィ’多結晶シリコン膜１４を選択除去してゲー
ト電極パターンを形成し、これをマスクとしてゲ−ト酸
化シリコン膜１３の不要部分を取り除き、その個所のシ
リコンゥェーハ１１表面を露出する（第７図）。
このゲート電極パターンの多結晶シリコン膜１４とこの
下のゲート酸化シリコン膜１３、シリコンゥェーハ１１
とにより数多くの第１のシリコンゲート型ＭＯＳ形トラ
ンジスタを構成することができ、それらのトランジス外
ま一定間隔をもって行列状に配置するものとする。‘ヮ
’ ついで、上記第１のＭＯＳ形トランジスタ間に第２
のシリコンゲート型ＭＯＳ形トランジスタを設けるため
、全面に１０００Ａ程度の酸化シリコン膜１５を形成す
る（第８図）。
下のゲート酸化シリコン膜１３、シリコンゥェーハ１１
とにより数多くの第１のシリコンゲート型ＭＯＳ形トラ
ンジスタを構成することができ、それらのトランジス外
ま一定間隔をもって行列状に配置するものとする。‘ヮ
’ ついで、上記第１のＭＯＳ形トランジスタ間に第２
のシリコンゲート型ＭＯＳ形トランジスタを設けるため
、全面に１０００Ａ程度の酸化シリコン膜１５を形成す
る（第８図）。
この酸化シリコン膜１５は、第２のシリコンゲート型Ｍ
ＯＳ形トランジスタのゲート酸化シリコン膜となると共
に、第１と第２のトランジスタを電気絶縁するものでも
ある。
ＯＳ形トランジスタのゲート酸化シリコン膜となると共
に、第１と第２のトランジスタを電気絶縁するものでも
ある。
また、第１と第２のトランジスタの特性をそろえるため
に、第１のトランジスタにおけるゲート酸化シリコン膜
１３と同程度の膜性並びに膜厚をもって形成すると共に
第１と第２のトランジスタを十分に電気的分離するに必
要な膜厚を選定する。なお、図において２点鎖線は、多
結晶シリコン膜１３の境界線を示すものである。Ｐ’
全面に導電性多結晶シリコン膜１６をＣＶＤ法等により
３５００〜５０００Ａ形成し、第２のシリコンゲート型
ＭＯＳ形トランジスタにおけるゲート電極パターンをフ
オトェッチング等により形成する（第９図）。
に、第１のトランジスタにおけるゲート酸化シリコン膜
１３と同程度の膜性並びに膜厚をもって形成すると共に
第１と第２のトランジスタを十分に電気的分離するに必
要な膜厚を選定する。なお、図において２点鎖線は、多
結晶シリコン膜１３の境界線を示すものである。Ｐ’
全面に導電性多結晶シリコン膜１６をＣＶＤ法等により
３５００〜５０００Ａ形成し、第２のシリコンゲート型
ＭＯＳ形トランジスタにおけるゲート電極パターンをフ
オトェッチング等により形成する（第９図）。
なお、第１０図は、第３図に示すＲＯＭ回路構成におけ
るインデックスを示すものある。なお、このＲＯＭの目
となるデイプリーシヨンタィプのＭＯＳ形トランジスタ
におけるチャンネル領域は、前記｛刀工程（第４図〜第
６図）においてシリコンウェーハ１１に不純物を選択的
にイオン打ち込みして形成されているものである。
るインデックスを示すものある。なお、このＲＯＭの目
となるデイプリーシヨンタィプのＭＯＳ形トランジスタ
におけるチャンネル領域は、前記｛刀工程（第４図〜第
６図）においてシリコンウェーハ１１に不純物を選択的
にイオン打ち込みして形成されているものである。
即 ついで、図示しないが全面にパシべ−ション膜とし
てのＩＪンシリケートガラス膜を被覆する。
てのＩＪンシリケートガラス膜を被覆する。
上述したように、本発明にかかるＲＯＭＥ／ＤＭＯＳＬ
ＳＩは、シリコンウエーハ１ １をスターティングマテ
リアルとしてその上に導電性多結晶シリコン膜を使用し
て２層配線的な形成法により第１と第２のシリコンゲー
ト型ＭＯＳ形トランジスタＱ，．〜Ｑ＄を行列状に形成
したものであるため、簡単な製造プロセスをもって極め
て高集積度なものである。
ＳＩは、シリコンウエーハ１ １をスターティングマテ
リアルとしてその上に導電性多結晶シリコン膜を使用し
て２層配線的な形成法により第１と第２のシリコンゲー
ト型ＭＯＳ形トランジスタＱ，．〜Ｑ＄を行列状に形成
したものであるため、簡単な製造プロセスをもって極め
て高集積度なものである。
たとえば、現状のフオトェッチングによる成形可能な線
幅を８仏ｍとすれば、８Ａｍ幅の素子活性領域をもって
第１および第２のＭＯＳ形トランジスタが形成でき、従
釆のソース、ドレイン拡散層を有するＲＯＭＥ／ＤＭＯ
ＳＬＳＩにおいてはそれぞれの素子活性領域が１６仏ｍ
幅程度以上であることに比較して２倍以上ＩＣチップ面
積を小さくすることができる。本発明は、極めて素子寸
法の小なるシリコンゲート型ＭＯＳ形トランジスタをそ
れぞれの離間距離を可及的小にして行列状に配置したも
のであり、しかもそれらの任意のトランジスタをェンハ
ンスメントタイプまたはデイプリーシヨンタイプのもの
に構成できるため、ＲＯＭとしてもあるいはまた種々の
仕様のＥ／ＤＭＯＳＬＳＩとして高性能かつ高集積度の
ものをもって種々の態様のＭＩＳ形半導体装置とするこ
とができる。
幅を８仏ｍとすれば、８Ａｍ幅の素子活性領域をもって
第１および第２のＭＯＳ形トランジスタが形成でき、従
釆のソース、ドレイン拡散層を有するＲＯＭＥ／ＤＭＯ
ＳＬＳＩにおいてはそれぞれの素子活性領域が１６仏ｍ
幅程度以上であることに比較して２倍以上ＩＣチップ面
積を小さくすることができる。本発明は、極めて素子寸
法の小なるシリコンゲート型ＭＯＳ形トランジスタをそ
れぞれの離間距離を可及的小にして行列状に配置したも
のであり、しかもそれらの任意のトランジスタをェンハ
ンスメントタイプまたはデイプリーシヨンタイプのもの
に構成できるため、ＲＯＭとしてもあるいはまた種々の
仕様のＥ／ＤＭＯＳＬＳＩとして高性能かつ高集積度の
ものをもって種々の態様のＭＩＳ形半導体装置とするこ
とができる。
なお、前述した本発明にかかるＲＯＭＥ／ＤＭＯＳＬＳ
Ｉの製造プロセス中、多結晶シリコン膜１４をゲ−ト電
極パターンにする際の選択エッチング用マスクとして絶
縁膜（酸化シリコン膜等）を使用し、それを後の工程に
おいてもそのまま残しておくことにより、ゲーート電極
パターンとしての多結晶シリコン膜１４上の絶縁膜厚（
マスクとしての絶縁膜と新らたに形成した酸化シリコン
膜１５とを重畳したもの）が大きくなり、第１と第２の
トランジスタ間の寄生容量を小とすることができる。
Ｉの製造プロセス中、多結晶シリコン膜１４をゲ−ト電
極パターンにする際の選択エッチング用マスクとして絶
縁膜（酸化シリコン膜等）を使用し、それを後の工程に
おいてもそのまま残しておくことにより、ゲーート電極
パターンとしての多結晶シリコン膜１４上の絶縁膜厚（
マスクとしての絶縁膜と新らたに形成した酸化シリコン
膜１５とを重畳したもの）が大きくなり、第１と第２の
トランジスタ間の寄生容量を小とすることができる。
このように本発明にかかるＭＩＳ形半導体装置は、前述
した実施例に限定されず種々の態様のものに適用するこ
とができる。
した実施例に限定されず種々の態様のものに適用するこ
とができる。
第１図ないし第２図ａ〜ｃは従釆のＲＯＭＥ／ＤＭＯＳ
ＬＳＩにおける回路図およびその構造を示す平面図と縦
断面図、第３図は本発明の一実施例であるＲＯＭ旧／Ｄ
ＭＯＳＬＳＩの一部における回路図、第４図ａ〜ｃない
し第１０図ａ〜ｃは本発明の一実施例であるＲＯＭ旧／
ＤＭＯＳＬＳＩおよびその製法を工程順に示す平面図と
縦断面図である。 １，１１……シリコンウヱーハ、２，１３，１５・・・
・・・ゲート酸化シリコン膜、３，１４，１６・・・・
・・ゲート電極用多結晶シリコン膜、４・…・・Ｎ＋型
層、５・・…・Ｎ型層、６，１２・・・・・・フィール
ド酸化シリコン膜、１１ａ……シリコンウェーハ１１と
は反対導電型の領域。 第１図 第３図 第２図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図
ＬＳＩにおける回路図およびその構造を示す平面図と縦
断面図、第３図は本発明の一実施例であるＲＯＭ旧／Ｄ
ＭＯＳＬＳＩの一部における回路図、第４図ａ〜ｃない
し第１０図ａ〜ｃは本発明の一実施例であるＲＯＭ旧／
ＤＭＯＳＬＳＩおよびその製法を工程順に示す平面図と
縦断面図である。 １，１１……シリコンウヱーハ、２，１３，１５・・・
・・・ゲート酸化シリコン膜、３，１４，１６・・・・
・・ゲート電極用多結晶シリコン膜、４・…・・Ｎ＋型
層、５・・…・Ｎ型層、６，１２・・・・・・フィール
ド酸化シリコン膜、１１ａ……シリコンウェーハ１１と
は反対導電型の領域。 第１図 第３図 第２図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図
Claims (1)
- １ 半導体基板表面に設定された素子活性領域上を絶縁
膜を介して横切るように延長形成された第１導電体層と
、上記素子活性領域上を絶縁膜を介して横切るように延
長形成されかつ上記素子活性領域上において上記第１導
電体層の少なくとも一部と重なるように形成された第２
導電体層とを少なくとも備え上記素子活性領域上の上記
第１及び第２導電体層のそれぞれをＭＩＳ形トランジス
タのゲート電極とすることによつて直列接続されたＭＩ
Ｓ形トランジスタを形成し、上記直列接続されたＭＩＳ
形トランジスタの一部をデイプリーシヨンタイプとなし
、残りのものをエンハンスメントタイプとなしてなるＭ
ＩＳ形半導体装置の製法であつて、素子活性領域表面の
うちの選択された部分にデイプリーシヨンタイプとする
ための不純物を導入し、しかる後上記第１及び第２導電
体層を形成することを特徴とするＭＩＳ形半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153276A JPS6028144B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153276A JPS6028144B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51100611A Division JPS5951143B2 (ja) | 1976-08-25 | 1976-08-25 | Ｍｉｓ形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980962A JPS5980962A (ja) | 1984-05-10 |
| JPS6028144B2 true JPS6028144B2 (ja) | 1985-07-03 |
Family
ID=15558921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153276A Expired JPS6028144B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028144B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633867B2 (ja) * | 1971-12-08 | 1981-08-06 | ||
| JPS5232557B2 (ja) * | 1972-03-14 | 1977-08-22 | ||
| JPS4990886A (ja) * | 1972-12-28 | 1974-08-30 | ||
| JPS5947464B2 (ja) * | 1974-09-11 | 1984-11-19 | 株式会社日立製作所 | 半導体装置 |
-
1983
- 1983-08-24 JP JP58153276A patent/JPS6028144B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5980962A (ja) | 1984-05-10 |
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