JPS6029030A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
- Publication number
- JPS6029030A JPS6029030A JP11276683A JP11276683A JPS6029030A JP S6029030 A JPS6029030 A JP S6029030A JP 11276683 A JP11276683 A JP 11276683A JP 11276683 A JP11276683 A JP 11276683A JP S6029030 A JPS6029030 A JP S6029030A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- analog
- output
- converter
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、直並列形ＡＤ変換器に関する。
従来、第１図に示すように複数のサンプルホールド回路
（以下Ｓ／Ｈと略す）を用いた直並列形ＡＤ変換器があ
る。詳細は、特願昭５７−１０８３４８号明細書参照の
こと。
（以下Ｓ／Ｈと略す）を用いた直並列形ＡＤ変換器があ
る。詳細は、特願昭５７−１０８３４８号明細書参照の
こと。
これはＳ／Ｈ５と６がアナログ入力１００を交互にサン
プル、ホールドし、その出力をアナログスイッチ８と９
によシ切シ換えて上位ピットを決定する第１のＡ、Ｄ変
換器（以下ＤＡＣと略す）１と、それに対するＤＡ変換
を行なうＤＡ変換器（以下ＤＡＣ）３の出力との差をと
る引き算器４の入力とすることで直並列形ＡＤ変換を行
なうものである。なお、２は下位ピットを決定する第２
（ＩＤＡＤｃ、７１，７２．７３はレジスタ、２００は
加算器である。この本式では、ＡＤ変換器としての変換
速度が、アナログスイッチ９、第１のＡＤＣＩ、レジス
タ７１．ＤＡ変換器３に要する時間で決定されておシ、
高速化を図る場合特に高速のアナログスイッチ９が得難
い欠点があった。
プル、ホールドし、その出力をアナログスイッチ８と９
によシ切シ換えて上位ピットを決定する第１のＡ、Ｄ変
換器（以下ＤＡＣと略す）１と、それに対するＤＡ変換
を行なうＤＡ変換器（以下ＤＡＣ）３の出力との差をと
る引き算器４の入力とすることで直並列形ＡＤ変換を行
なうものである。なお、２は下位ピットを決定する第２
（ＩＤＡＤｃ、７１，７２．７３はレジスタ、２００は
加算器である。この本式では、ＡＤ変換器としての変換
速度が、アナログスイッチ９、第１のＡＤＣＩ、レジス
タ７１．ＤＡ変換器３に要する時間で決定されておシ、
高速化を図る場合特に高速のアナログスイッチ９が得難
い欠点があった。
本発明の目的は、このような欠点を解決し高速なＡＤ変
換器を提供することにある。
換器を提供することにある。
本発明は、第１０ＡＤＣに接続するアナログスイッチを
省略することにょシ、直並列ＡＤ変換器全体の高速化を
達成したものである。
省略することにょシ、直並列ＡＤ変換器全体の高速化を
達成したものである。
以下、本発明を実施例によシ詳細に説明する。
第２図に第１の実施例の構成を示し、第３図にそのタイ
ムチャートを示す。まず３／Ｈ５が、制御信号ＳＨＩの
論理“１”でアナログ入力信号１００をサンプルし、論
理１０”でホールドする。これと同時に、純並列形であ
る第１のＡＤ変換器（以下ＡＤＣと略す）１が、制御信
号ＡＤＩの立ち上υでアナログ信号１００をＡＤ変換し
、上位ビットデータに変換される。この値は、レジスタ
７１を通り、ＤＮ変換器３でＤＡ変換出力ＤＡに変換さ
れ、差動アンプ４に入力される。８／Ｈ５はその間サン
プルした値をホールドし、その出力をアナログスイッチ
８がＤＡ変換出力ＤＡが得られると同時に制御信号ＳＢ
の論理”１”でアナログスイッチ出力ＤＬに出力され、
差動アンプ４に入力される。差動アンプ４は、両信号の
差をと如、それを第２のＡＤＣ２でＡＤ変換し、下位ビ
ットデータに変換される。この時まで、Ｓ／Ｈ５はホー
ルドし続ける。
ムチャートを示す。まず３／Ｈ５が、制御信号ＳＨＩの
論理“１”でアナログ入力信号１００をサンプルし、論
理１０”でホールドする。これと同時に、純並列形であ
る第１のＡＤ変換器（以下ＡＤＣと略す）１が、制御信
号ＡＤＩの立ち上υでアナログ信号１００をＡＤ変換し
、上位ビットデータに変換される。この値は、レジスタ
７１を通り、ＤＮ変換器３でＤＡ変換出力ＤＡに変換さ
れ、差動アンプ４に入力される。８／Ｈ５はその間サン
プルした値をホールドし、その出力をアナログスイッチ
８がＤＡ変換出力ＤＡが得られると同時に制御信号ＳＢ
の論理”１”でアナログスイッチ出力ＤＬに出力され、
差動アンプ４に入力される。差動アンプ４は、両信号の
差をと如、それを第２のＡＤＣ２でＡＤ変換し、下位ビ
ットデータに変換される。この時まで、Ｓ／Ｈ５はホー
ルドし続ける。
差動アンプ４で差をとって第２のＡＤＣ２を確定してい
る間に、Ｓ／Ｈ６が次のアナログ入力信号ヲサンプル、
ホールドし、第１０入ＤＣＩは、そのアナログ入力信号
をＡＤ変換し、アナログスイッチ８も切り換シ、以下同
様に進行波形に人り変換が行われる。また上位ビットと
下位ビットのデータは、デジタル加算器２００によυデ
ジタル補正され、Ｓ／Ｈの出力と、第１のＡＤＣの出力
との制御信号のタイミングズレ等による誤差を補正して
いる。したがってＳ／Ｈがホールドするタイミングと第
１のＡＤＣがＡＤ変換するタイミングとをほぼ合せてお
けば、Ｓ／Ｈがホールドした値と、第１の入ＤＣがＡＤ
変換した値とはほぼ同じとなシ、その差はデジタル補正
することができる。本実施例によれば、アナログ入力信
号を第１のＡＤＣでサンプルホールドを通さず直接ＡＤ
変換しているので、従来のようにアナログスイッチを必
要とせず８／Ｈやアナログスイッチを通した場合に比べ
て、ＤＡ比出力得られるまでの時間が短縮でき、ＡＤ変
換器全体の変換速度を上げることができる。
る間に、Ｓ／Ｈ６が次のアナログ入力信号ヲサンプル、
ホールドし、第１０入ＤＣＩは、そのアナログ入力信号
をＡＤ変換し、アナログスイッチ８も切り換シ、以下同
様に進行波形に人り変換が行われる。また上位ビットと
下位ビットのデータは、デジタル加算器２００によυデ
ジタル補正され、Ｓ／Ｈの出力と、第１のＡＤＣの出力
との制御信号のタイミングズレ等による誤差を補正して
いる。したがってＳ／Ｈがホールドするタイミングと第
１のＡＤＣがＡＤ変換するタイミングとをほぼ合せてお
けば、Ｓ／Ｈがホールドした値と、第１の入ＤＣがＡＤ
変換した値とはほぼ同じとなシ、その差はデジタル補正
することができる。本実施例によれば、アナログ入力信
号を第１のＡＤＣでサンプルホールドを通さず直接ＡＤ
変換しているので、従来のようにアナログスイッチを必
要とせず８／Ｈやアナログスイッチを通した場合に比べ
て、ＤＡ比出力得られるまでの時間が短縮でき、ＡＤ変
換器全体の変換速度を上げることができる。
次に、第４図に第２の実施例の構成を示し、第５図にそ
のタイムチャートを示す。これは、従来の８／Ｈが１つ
の直並列形ｋＤＣに本発明を応用した実施例である。ま
ずＳ／Ｈ５は、制御信号ＳＨの論理”１″でアナログ入
力信号１００をサンプルし、論理”０″でホールドする
。これと同時に、並列形でおる第１のＡＤＣＩは、制御
信号ＡＤＩの立ち上如でアナログ入力信号１００をＡＤ
変換し、上位ビットデータに変換する。この値はレジス
タ７１を通ｐ、ＤＡ変換器３でＤＡ変換出力ＤＡに変換
され、差動アンプ４に入力される。アナログ遅延回路７
は、Ｉｎ変換出力が得られるまでＳ／Ｈ出力を遅延した
遅延回路出力ＤＬを、差動アンプ４に入力する。差動ア
ンプ４は、両入力の差をとり、その値を第２０ＡＤＣ２
で下位ビットデータに変換される。そして、上位ビット
データと下位ビットデータは、デジタル加算器２００で
、デジタル補正を行うものでめる。本実施例によれば、
アナログ入力信号を直接第１０＆ＤＣでｆｉ−Ｄ変換し
ているため、従来のＳ／Ｈを通した場合に比べてＳ／Ｈ
の遅れの分だけ早くＤＡ変換出力が得られ、そのため遅
延回路の遅延量も少なくてすむ効果がある。また遅延回
路を無くした場合でも本実施例によれば、従来に比べて
、Ｓ／Ｈの遅れ分だけＤＡ変換出力が早く得られること
になるので、変換速度を上げることが出来る。
のタイムチャートを示す。これは、従来の８／Ｈが１つ
の直並列形ｋＤＣに本発明を応用した実施例である。ま
ずＳ／Ｈ５は、制御信号ＳＨの論理”１″でアナログ入
力信号１００をサンプルし、論理”０″でホールドする
。これと同時に、並列形でおる第１のＡＤＣＩは、制御
信号ＡＤＩの立ち上如でアナログ入力信号１００をＡＤ
変換し、上位ビットデータに変換する。この値はレジス
タ７１を通ｐ、ＤＡ変換器３でＤＡ変換出力ＤＡに変換
され、差動アンプ４に入力される。アナログ遅延回路７
は、Ｉｎ変換出力が得られるまでＳ／Ｈ出力を遅延した
遅延回路出力ＤＬを、差動アンプ４に入力する。差動ア
ンプ４は、両入力の差をとり、その値を第２０ＡＤＣ２
で下位ビットデータに変換される。そして、上位ビット
データと下位ビットデータは、デジタル加算器２００で
、デジタル補正を行うものでめる。本実施例によれば、
アナログ入力信号を直接第１０＆ＤＣでｆｉ−Ｄ変換し
ているため、従来のＳ／Ｈを通した場合に比べてＳ／Ｈ
の遅れの分だけ早くＤＡ変換出力が得られ、そのため遅
延回路の遅延量も少なくてすむ効果がある。また遅延回
路を無くした場合でも本実施例によれば、従来に比べて
、Ｓ／Ｈの遅れ分だけＤＡ変換出力が早く得られること
になるので、変換速度を上げることが出来る。
第６図に、第３の実施例の構成を示す。これは、第１の
実施例において、第１のＡＤＣを２つにした場合で、前
述したものと同様の効果が得られ、しかもこの場合は、
第１のＡＤＣを交互に使用することによって、１個の八
ＤＣについてその変換速度は手分で良くなる。
実施例において、第１のＡＤＣを２つにした場合で、前
述したものと同様の効果が得られ、しかもこの場合は、
第１のＡＤＣを交互に使用することによって、１個の八
ＤＣについてその変換速度は手分で良くなる。
本発明によれば、アナログスイッチを省略できるなど、
回路を簡素でき、さらに、変換速度を向上できるなどそ
の効果は太きい。
回路を簡素でき、さらに、変換速度を向上できるなどそ
の効果は太きい。
さらに１つのＳ／Ｈと、アナログ遅延回路を用いた直並
列形ＡＤＣにおいても、ＤＡ変換出力が早く得られるの
で、アナログ遅延回路の遅延量が少なくてすみ、回路の
簡素化、高速化の点で効果がある。
列形ＡＤＣにおいても、ＤＡ変換出力が早く得られるの
で、アナログ遅延回路の遅延量が少なくてすみ、回路の
簡素化、高速化の点で効果がある。
第１図は従来の直並列形ＡＤ変換器を説明する図、第２
図は本発明の第１の実施例を示す構成図、第３図はその
タイムチャート、第４図は第２の実施例を示す構成図、
第５図は、そのタイムチャート、第６図は、第３の実施
例を示す構成図である。 １．２・・・並列形ＡＤ変換器、３・・・ＤＡ変換器、
４・・・差動アンプ、５．６・・・サンプルホールド回
路、７・・・アナログ遅延回路、８・・・アナログスイ
ッチ、９・・・デジタル切換器、？１，７２．７３・・
・レジスタ、１００・・・アナログ入力、２００・・・
デジタル加第 １ 凹 ￥３ ｚ 図 ￥Ｊ ３ 図 ４（）Ｚ
図は本発明の第１の実施例を示す構成図、第３図はその
タイムチャート、第４図は第２の実施例を示す構成図、
第５図は、そのタイムチャート、第６図は、第３の実施
例を示す構成図である。 １．２・・・並列形ＡＤ変換器、３・・・ＤＡ変換器、
４・・・差動アンプ、５．６・・・サンプルホールド回
路、７・・・アナログ遅延回路、８・・・アナログスイ
ッチ、９・・・デジタル切換器、？１，７２．７３・・
・レジスタ、１００・・・アナログ入力、２００・・・
デジタル加第 １ 凹 ￥３ ｚ 図 ￥Ｊ ３ 図 ４（）Ｚ
Claims (1)
- 少なくとも１個のサンプルホールド回路と、上位ピット
を決定する少なくとも１個の第１のＡＤ変換器と、その
出力を１１１変換するＤＡ変換器と、上記サンプルホー
ルド回路の出力と上記ＤＡ変換器の出力との差をとる引
き算回路と、その出力をＡＤ変換する第２のＡＤ変換器
からなる直並列形λＤ変換器において、上記第１の人り
変換器の入力を上記サンプルホールド回路の入力側に接
続したことを特徴とするアナログ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11276683A JPS6029030A (ja) | 1983-06-24 | 1983-06-24 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11276683A JPS6029030A (ja) | 1983-06-24 | 1983-06-24 | アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029030A true JPS6029030A (ja) | 1985-02-14 |
Family
ID=14594975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11276683A Pending JPS6029030A (ja) | 1983-06-24 | 1983-06-24 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215223A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | アナログ−デイジタル変換器 |
-
1983
- 1983-06-24 JP JP11276683A patent/JPS6029030A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215223A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | アナログ−デイジタル変換器 |
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