JPS6029028A - 高速アナログ・デジタル変換回路 - Google Patents
高速アナログ・デジタル変換回路Info
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- JPS6029028A JPS6029028A JP13420183A JP13420183A JPS6029028A JP S6029028 A JPS6029028 A JP S6029028A JP 13420183 A JP13420183 A JP 13420183A JP 13420183 A JP13420183 A JP 13420183A JP S6029028 A JPS6029028 A JP S6029028A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims description 57
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000003786 synthesis reaction Methods 0.000 claims description 9
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 238000005070 sampling Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000004043 responsiveness Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高速のアナログ・デジタル変換回路（以下Ａ
／ Ｄ変換回路と略す）に関するものであるＡ ／ Ｄ
変換回路の回路方式に関して従来知られている方式の代
表的なものとして、（１）逐次比較方式、（２） サイ
クリック方式、（３） 積分方式、 （４）並列方式
等がある。各方式にはそれぞれ長所、短所があるが原理
的に最も高速なのが並列方式である並列処理型Ａ ／
Ｄ変換回路であると一般的に考えられている。本発明の
目的は高速のＡ ／ Ｄ変換回路であるので高速性にお
いて劣る他の方式の説明は省略するとして並列方式のＡ
／ Ｄ変換回路について簡単にふれておく。
／ Ｄ変換回路と略す）に関するものであるＡ ／ Ｄ
変換回路の回路方式に関して従来知られている方式の代
表的なものとして、（１）逐次比較方式、（２） サイ
クリック方式、（３） 積分方式、 （４）並列方式
等がある。各方式にはそれぞれ長所、短所があるが原理
的に最も高速なのが並列方式である並列処理型Ａ ／
Ｄ変換回路であると一般的に考えられている。本発明の
目的は高速のＡ ／ Ｄ変換回路であるので高速性にお
いて劣る他の方式の説明は省略するとして並列方式のＡ
／ Ｄ変換回路について簡単にふれておく。
第１図は前述した従来、原理的に最も高速であると考え
られている並列処理型Ａ ／ Ｄ変換回路の簡単な構成
図例である。第１図において基準電圧は端子１１と端子
１２より与えられ、ＲＩ〜ＲＫ−１の（Ｋ−１）個の抵
抗によって基準電圧は抵抗分割され、各中間電位かに個
のコンパレータＯＭＰ、〜ＯＭＰＸの第１入力端子にそ
れぞれ与えられ、端子１３より被測定信号のアナログ入
力電圧が前記各コンパレータＯＭＦ、〜ＯＭＰＫの第２
入力端子に入力し、それぞれのフンパレータが電位を比
較し、その結果をそれぞれ１０のエンコーダ及びラッチ
回路に入力し、出力端子１４から符号化されたデジタル
信号となって出力される。以上の回路動作はクロック入
力端子１５から入ってくるクロック信号に制御されて行
なわれる。以上説明した並列処理型Ａ ／ Ｄ変換回路
はコンパレータが全状態数に相当する分だけあるのでア
ナログ信号入力電圧がクロックの１周期分で判定される
ので高速のＡ ／ Ｄ変換が出来るものである。この並
列処理型Ａ ／ Ｄ変換回路においてより高速の変換を
するにはまずサンプリング周波数を決定するクロックの
周波数を高くしていけば良いが、やがて限界が来る。こ
の際、一般的に障害となるのは第１図におけるに個のコ
ンパレータＯＭＦ、〜ＯＭｐＫの中で入力のアナログ信
号電圧６基準電圧の抵抗分割された電圧がそれぞれ入力
する第１人力端子と第２入力端子の電圧差が最も小さく
なるコンパレータの応答性である。つまりどちらの電位
が大きいか小さいかを短時間で判定しなければならない
が、電位差が微小であるほど時間がかかる。したがって
同様にｈ ／ Ｄ変換回路としてのディジタル信号出力
のビット数を増加すればコンパレータの第１入力端子と
第２人力端子の電圧差の最小値は更に小さくなるのでコ
ンパレータの応答性は悪化しＡ ／ Ｄ変換回路として
の限界サンプリング周波数も低下する。したがってビッ
ト数が多く、かつ高速のＡ ／ Ｄ変換回路をめられた
とき従来、最も原理的に高速であるとされて来た並列処
理型Ａ ／ Ｄ変換回路でもおのずと限界があり、より
高速の回路方式がめられていた。
られている並列処理型Ａ ／ Ｄ変換回路の簡単な構成
図例である。第１図において基準電圧は端子１１と端子
１２より与えられ、ＲＩ〜ＲＫ−１の（Ｋ−１）個の抵
抗によって基準電圧は抵抗分割され、各中間電位かに個
のコンパレータＯＭＰ、〜ＯＭＰＸの第１入力端子にそ
れぞれ与えられ、端子１３より被測定信号のアナログ入
力電圧が前記各コンパレータＯＭＦ、〜ＯＭＰＫの第２
入力端子に入力し、それぞれのフンパレータが電位を比
較し、その結果をそれぞれ１０のエンコーダ及びラッチ
回路に入力し、出力端子１４から符号化されたデジタル
信号となって出力される。以上の回路動作はクロック入
力端子１５から入ってくるクロック信号に制御されて行
なわれる。以上説明した並列処理型Ａ ／ Ｄ変換回路
はコンパレータが全状態数に相当する分だけあるのでア
ナログ信号入力電圧がクロックの１周期分で判定される
ので高速のＡ ／ Ｄ変換が出来るものである。この並
列処理型Ａ ／ Ｄ変換回路においてより高速の変換を
するにはまずサンプリング周波数を決定するクロックの
周波数を高くしていけば良いが、やがて限界が来る。こ
の際、一般的に障害となるのは第１図におけるに個のコ
ンパレータＯＭＦ、〜ＯＭｐＫの中で入力のアナログ信
号電圧６基準電圧の抵抗分割された電圧がそれぞれ入力
する第１人力端子と第２入力端子の電圧差が最も小さく
なるコンパレータの応答性である。つまりどちらの電位
が大きいか小さいかを短時間で判定しなければならない
が、電位差が微小であるほど時間がかかる。したがって
同様にｈ ／ Ｄ変換回路としてのディジタル信号出力
のビット数を増加すればコンパレータの第１入力端子と
第２人力端子の電圧差の最小値は更に小さくなるのでコ
ンパレータの応答性は悪化しＡ ／ Ｄ変換回路として
の限界サンプリング周波数も低下する。したがってビッ
ト数が多く、かつ高速のＡ ／ Ｄ変換回路をめられた
とき従来、最も原理的に高速であるとされて来た並列処
理型Ａ ／ Ｄ変換回路でもおのずと限界があり、より
高速の回路方式がめられていた。
本発明は同ピット数、同デバイスという条件のもとにお
いて更に高速のＡ ／ Ｄ変換を行う回路方式を提供す
るものである。以下、本発明の詳細な説明する。
いて更に高速のＡ ／ Ｄ変換を行う回路方式を提供す
るものである。以下、本発明の詳細な説明する。
范２図は本発明の回路構成をブロック図で表わしたもの
である。第２図において２２は入力信号０端子で被変換
信号であるアナログ信号が入力する。８Ｈ，、ＥＩＨ２
、・・・・・・８ＨＮはＮ個のサンプルホールド回路で
あって、それぞれ異なったタイミングで入力信号をサン
プリングするとともにサンプリングされたアナログ電圧
を保持するー。ＡＤ。
である。第２図において２２は入力信号０端子で被変換
信号であるアナログ信号が入力する。８Ｈ，、ＥＩＨ２
、・・・・・・８ＨＮはＮ個のサンプルホールド回路で
あって、それぞれ異なったタイミングで入力信号をサン
プリングするとともにサンプリングされたアナログ電圧
を保持するー。ＡＤ。
ｅＡＤｔｗ・・・・・・・・・ＡＤＨはＮ個のｈ ／
Ｄ変換回路である。該Ａ ／ Ｄ変換回路はＡ ／ Ｄ
変換回路としての機能を持っていれば良く、前述した様
々の方式のどのＡ ／ Ｄ変換回路でも良いが、高速性
を追求する為には並列処理型Ａ ／ Ｄ変換回路が最も
望しい。２０はデータ合成回路であって前記Ｎ個のＡ
／ Ｄ変換回路であるＡＤ、、ＡＤ、、・・・・・・・
・・ＡＤＮの各デジタル出力信号を取り込み合成する。
Ｄ変換回路である。該Ａ ／ Ｄ変換回路はＡ ／ Ｄ
変換回路としての機能を持っていれば良く、前述した様
々の方式のどのＡ ／ Ｄ変換回路でも良いが、高速性
を追求する為には並列処理型Ａ ／ Ｄ変換回路が最も
望しい。２０はデータ合成回路であって前記Ｎ個のＡ
／ Ｄ変換回路であるＡＤ、、ＡＤ、、・・・・・・・
・・ＡＤＮの各デジタル出力信号を取り込み合成する。
２３は前記データ合成回路２０で合成されたデジタル信
号の出力端子である。２１は前記Ｎ個のサンプルホール
ド回路、Ｎ個のＡ ／ Ｄ変換回路、及びデータ合成回
路を制御する制御回路である。また前記入力信号端子２
２は前記Ｎ個のサンプルボールド回路ＳＨ，，，ｓＨ，
、・・・・・・・・・８ＨＮの入力に接続されている。
号の出力端子である。２１は前記Ｎ個のサンプルホール
ド回路、Ｎ個のＡ ／ Ｄ変換回路、及びデータ合成回
路を制御する制御回路である。また前記入力信号端子２
２は前記Ｎ個のサンプルボールド回路ＳＨ，，，ｓＨ，
、・・・・・・・・・８ＨＮの入力に接続されている。
前記Ｎ個のサンプルホールド回路””１ ＊ ”Ｈｅ
＠・・・・・・・・・８ＨＮの各出力は前記Ｎ個のＡ
／ Ｄ変換回路ＡＤ１ ＊ ＡＤ！ ＊・・・・・・・
・・・・・ＡＤＮの入力にそれぞれ接続されている。前
記Ｎ個のＡ／Ｄ変換回路ＡＤ１ 、ＡＤ、、・・・・・
・・・・・・・ＡＤＮのそれぞれの出力は前記データ合
成回路２０に入力している。制御回路２１からは前記サ
ンプルホールド回ｆｌｆ５ ” Ｈｔ ｍ ８Ｈｚ ｍ
・・・・・・・・・ＢＨＮと、前記Ａ ／ Ｄ変換回路
ＡＤ１ 、ＡＤ、、・・・・・・・・・ＡＤＮと前記デ
ータ合成回路２ｏにそれぞれ制御信号が接続されている
。
＠・・・・・・・・・８ＨＮの各出力は前記Ｎ個のＡ
／ Ｄ変換回路ＡＤ１ ＊ ＡＤ！ ＊・・・・・・・
・・・・・ＡＤＮの入力にそれぞれ接続されている。前
記Ｎ個のＡ／Ｄ変換回路ＡＤ１ 、ＡＤ、、・・・・・
・・・・・・・ＡＤＮのそれぞれの出力は前記データ合
成回路２０に入力している。制御回路２１からは前記サ
ンプルホールド回ｆｌｆ５ ” Ｈｔ ｍ ８Ｈｚ ｍ
・・・・・・・・・ＢＨＮと、前記Ａ ／ Ｄ変換回路
ＡＤ１ 、ＡＤ、、・・・・・・・・・ＡＤＮと前記デ
ータ合成回路２ｏにそれぞれ制御信号が接続されている
。
さて第３図は本発明の回路である第２図の回路の各回路
の動作を示したタイミングチャートである。第３図にお
いて（α）はＮ個のサンプルホールド回路のサンプリン
グのタイミングを図示し、（ｂ）は該Ｎ個のサンプルホ
ールド回路のホールドのタイミングを図示し、（Ｃ）は
Ｎ個のＡＤ変換回路の変換されたデジタル信号の出力の
タイミングを図示している。また第３図の（α）、（ｈ
）９（Ｃ）においていずれも高電位の時が動作のタイミ
ングを表現している。また１〜Ｎの番号のついたタイミ
ングチャートは（α）及び（ｈ）でハＮ 個１７）サン
プルホールド回路ＢＴ−１，〜５ＨＮ（７）１〜Ｎの番
号に対応し、また（Ｃ）ではＮ個のＡ／Ｄ変換回路ＡＤ
１〜ＡＤＨの１〜Ｎの番号に対応している。
の動作を示したタイミングチャートである。第３図にお
いて（α）はＮ個のサンプルホールド回路のサンプリン
グのタイミングを図示し、（ｂ）は該Ｎ個のサンプルホ
ールド回路のホールドのタイミングを図示し、（Ｃ）は
Ｎ個のＡＤ変換回路の変換されたデジタル信号の出力の
タイミングを図示している。また第３図の（α）、（ｈ
）９（Ｃ）においていずれも高電位の時が動作のタイミ
ングを表現している。また１〜Ｎの番号のついたタイミ
ングチャートは（α）及び（ｈ）でハＮ 個１７）サン
プルホールド回路ＢＴ−１，〜５ＨＮ（７）１〜Ｎの番
号に対応し、また（Ｃ）ではＮ個のＡ／Ｄ変換回路ＡＤ
１〜ＡＤＨの１〜Ｎの番号に対応している。
本発明の第２図の回路においては入力信号端子２２より
入力した被測定信号のアナログ信号を第３図（α）のタ
イミングチャートに示す如く、Ｎ個ノサンプルホールド
回路ＳＲ，、ＳＨ２、・・・・・・・・・８Ｈ９によっ
てＮ個の別々のタイミングＴＯ順にサンプリングする。
入力した被測定信号のアナログ信号を第３図（α）のタ
イミングチャートに示す如く、Ｎ個ノサンプルホールド
回路ＳＲ，、ＳＨ２、・・・・・・・・・８Ｈ９によっ
てＮ個の別々のタイミングＴＯ順にサンプリングする。
そして第３図Ｃｈ）の如くサンプリングされたデータは
サンプリング時間と合せてサンプリング時間のＮ倍の時
間だけ保持されている。そして前記Ｎ個のＡ ／ Ｄ変
換回路はそれぞれのデータを受け、サンプリング時間の
Ｎ倍の時間をかけてＡ ／ Ｄ変換動作をそれぞれ行う
。Ｎ個のｈ ／ Ｄ変換回路Ａ ＤＨｒ Ａ Ｄ２ ｅ
・・・・・・ＡＤＮはそれぞれ異なったサンプリングタ
イミングのデータを変換した値を、第３図（Ｃ）に示す
ように別々のタイミングで順に出力する。データ合成回
路２０は前記Ｎ個のＡ ／ Ｄ変換回路の出力データを
合成して出力端子２３よりデジタル出力信号として出力
する。制御回路は以上の動作が支障なく行えるように制
御信号を出す。さて以上の回路動作の説明より、第２図
の回路におけるＮ個のＡ／Ｄ変換回路のそれぞれのビッ
ト数をＢ。、またそれぞれの応答性の限界から決まる最
高のサンプリング周波数をｆ。、また変換に要する時間
をＴｏとすれば、第２図の回路は第３図のタイミングチ
ャートのサンプリング時間とサンプルホールド時間の合
計に相当する時間を前記Ｎ個のＡ ／ Ｄ変換回路の変
換に要する時７間Ｔ。に等しく設定しても動作可能とな
ることがわかる。したがって第３図のタイミングチャー
トでは（α）のサンプリング時間Ｔ′は Ｔ、＝ Ｔユ したがってサンプリング周波数ｆ′は ｆ ”Ｎ／。
サンプリング時間と合せてサンプリング時間のＮ倍の時
間だけ保持されている。そして前記Ｎ個のＡ ／ Ｄ変
換回路はそれぞれのデータを受け、サンプリング時間の
Ｎ倍の時間をかけてＡ ／ Ｄ変換動作をそれぞれ行う
。Ｎ個のｈ ／ Ｄ変換回路Ａ ＤＨｒ Ａ Ｄ２ ｅ
・・・・・・ＡＤＮはそれぞれ異なったサンプリングタ
イミングのデータを変換した値を、第３図（Ｃ）に示す
ように別々のタイミングで順に出力する。データ合成回
路２０は前記Ｎ個のＡ ／ Ｄ変換回路の出力データを
合成して出力端子２３よりデジタル出力信号として出力
する。制御回路は以上の動作が支障なく行えるように制
御信号を出す。さて以上の回路動作の説明より、第２図
の回路におけるＮ個のＡ／Ｄ変換回路のそれぞれのビッ
ト数をＢ。、またそれぞれの応答性の限界から決まる最
高のサンプリング周波数をｆ。、また変換に要する時間
をＴｏとすれば、第２図の回路は第３図のタイミングチ
ャートのサンプリング時間とサンプルホールド時間の合
計に相当する時間を前記Ｎ個のＡ ／ Ｄ変換回路の変
換に要する時７間Ｔ。に等しく設定しても動作可能とな
ることがわかる。したがって第３図のタイミングチャー
トでは（α）のサンプリング時間Ｔ′は Ｔ、＝ Ｔユ したがってサンプリング周波数ｆ′は ｆ ”Ｎ／。
であり、またＴ。の時間にビット数Ｂ。でＮ個のデータ
が順に変換されて出力端子２３より出力されることにな
る。したかって第２図の回路においてＡ／Ｄ変換回路Ａ
Ｄ、、ＡＤ２ 、・・・・・・・・・ＡＤＮのそれぞれ
のビット数はＢｏで、かつそれぞれの最高のサンプリン
グ周波数はｆ。でありながら、第２図の本発明の回路と
してはビット数Ｂ。でサンプリング周波数はＮｆｏのＡ
／ Ｄ変換回路として動作することがわかる。
が順に変換されて出力端子２３より出力されることにな
る。したかって第２図の回路においてＡ／Ｄ変換回路Ａ
Ｄ、、ＡＤ２ 、・・・・・・・・・ＡＤＮのそれぞれ
のビット数はＢｏで、かつそれぞれの最高のサンプリン
グ周波数はｆ。でありながら、第２図の本発明の回路と
してはビット数Ｂ。でサンプリング周波数はＮｆｏのＡ
／ Ｄ変換回路として動作することがわかる。
以上、不発明は基本的なＡ ／ Ｄ変換回路をＮ個用い
て別々のタイミングでサンプリングし、分担して変換す
ることにより、全体としてＮ倍高速のＡ ／ Ｄ変換回
路を実現するものである。また本発明の回路にしたがっ
てＡ ／ Ｄ変換回路の個数を増加させていけばサンプ
ルホールド回路やデータ合成回路の応答性の限界に到達
するまで原理的にはいくらでも高速のＡ ／ Ｄ変換回
路を得ること力２出来る。したがって本発明は従来、原
理的に最も高速であるといわれてきた並列方式のＡ ／
Ｄ変換回路よりも更に高速のＡ ／ Ｄ変換回路方式
であるとも云える。なお第５図のタイミングチャートに
おいてはわかり易さの為に最も単純な例を示したが、Ｎ
個のサンプルホールド回路、Ｎ個のＡ ／ Ｄ変換回路
、及びデータ合成回路の関連が本発明の本質であるＮ個
の別々なタイミングでサンプｊ）′ングし、それぞれの
データをＮ個のサンプルホールド回路で保持しながらＮ
個のＡ ／ Ｄ変換回路でそれぞれのデータを分担して
変換し、その後データを合成するという構成になってい
れば微妙なタイミングや別な動作の為のタイミングは入
っていても構わないし、それらは些細な問題である。ま
た本発明の回路を同一の集積回路で構成するとＮ個のＡ
／ Ｄ変換回路ＡＤ１〜ＡＤＮの特性がそろい、かつ
各回路間の接続の際の寄生の静電容量も減少するので高
速化の為により一層効果的である。
て別々のタイミングでサンプリングし、分担して変換す
ることにより、全体としてＮ倍高速のＡ ／ Ｄ変換回
路を実現するものである。また本発明の回路にしたがっ
てＡ ／ Ｄ変換回路の個数を増加させていけばサンプ
ルホールド回路やデータ合成回路の応答性の限界に到達
するまで原理的にはいくらでも高速のＡ ／ Ｄ変換回
路を得ること力２出来る。したがって本発明は従来、原
理的に最も高速であるといわれてきた並列方式のＡ ／
Ｄ変換回路よりも更に高速のＡ ／ Ｄ変換回路方式
であるとも云える。なお第５図のタイミングチャートに
おいてはわかり易さの為に最も単純な例を示したが、Ｎ
個のサンプルホールド回路、Ｎ個のＡ ／ Ｄ変換回路
、及びデータ合成回路の関連が本発明の本質であるＮ個
の別々なタイミングでサンプｊ）′ングし、それぞれの
データをＮ個のサンプルホールド回路で保持しながらＮ
個のＡ ／ Ｄ変換回路でそれぞれのデータを分担して
変換し、その後データを合成するという構成になってい
れば微妙なタイミングや別な動作の為のタイミングは入
っていても構わないし、それらは些細な問題である。ま
た本発明の回路を同一の集積回路で構成するとＮ個のＡ
／ Ｄ変換回路ＡＤ１〜ＡＤＮの特性がそろい、かつ
各回路間の接続の際の寄生の静電容量も減少するので高
速化の為により一層効果的である。
第１［Δは従来、原理的に最も高速といわれた並列方式
のＡ ／ Ｄ変換回路の回路図、第２図は本発明の高速
Ａ ／ Ｄ変換回路の回路図、第３図は第２図の回路の
動作を示すタイミングチャート図である。 １０・・・・・・ラッチ及びエンコーダ回路１１．１２
・・・・・・基準電圧端子 １３・・・・・・入力端子 １４・・・・・・出力端子 １５・・・・・・クロック入力端子 Ｒ１〜ＲＫ−１’°゛°°°抵 抗 ＯＭＰ、〜ＯＭ Ｐ Ｋ・・・・・・コンパレータ２０
・・・・・・データ合成回路 ２１・・・・・・制御回路 ２２・・・・・・入力信号端子 ２６・・・・・・出力端子 ＳＨ１〜８ＨＮ・・・・・・サンプルホールド回路ＡＤ
１〜ＡＤＮ・・・・・・Ａ ／ Ｄ変換回路第３（２）
のＡ ／ Ｄ変換回路の回路図、第２図は本発明の高速
Ａ ／ Ｄ変換回路の回路図、第３図は第２図の回路の
動作を示すタイミングチャート図である。 １０・・・・・・ラッチ及びエンコーダ回路１１．１２
・・・・・・基準電圧端子 １３・・・・・・入力端子 １４・・・・・・出力端子 １５・・・・・・クロック入力端子 Ｒ１〜ＲＫ−１’°゛°°°抵 抗 ＯＭＰ、〜ＯＭ Ｐ Ｋ・・・・・・コンパレータ２０
・・・・・・データ合成回路 ２１・・・・・・制御回路 ２２・・・・・・入力信号端子 ２６・・・・・・出力端子 ＳＨ１〜８ＨＮ・・・・・・サンプルホールド回路ＡＤ
１〜ＡＤＮ・・・・・・Ａ ／ Ｄ変換回路第３（２）
Claims (3)
- （１）入力データをサンプリングして保持するＮ（Ｎは
２以上の正の整数）個のサンプルホールド回路と、前記
Ｎ個のサンプルホールド回路のデータをそれぞれ変換す
るＮ個のアナログ・デジタル変換回路と、前記Ｎ個のア
ナログ・デジタル変換回路の出力データを合成するデー
タ合成回路と、以上の各回路を制御する制御回路を具備
し、入力データをＮ個のタイミングで分割してサンプリ
ングかつ保持しながらＮ個のアナログ・デジタル変換回
路で分担処理し、その後データを合成することによって
、より高速動作をし得るように構成されたことを特徴と
する高速アナログ・デジタル変換回路。 - （２） 前記Ｎ個のアナログ・デジタル変換回路がすべ
て並列処理型アナログ・デジタル変換回路からなること
を特徴とする特許請求の範囲第１項記載の高速アナログ
・デジタル変換回路。 - （３）前記各回路が同一の集積回路に内蔵されたことを
特徴とする特許請求の範囲第１項もしくは第２項記載の
高速アナログ・デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13420183A JPS6029028A (ja) | 1983-07-22 | 1983-07-22 | 高速アナログ・デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13420183A JPS6029028A (ja) | 1983-07-22 | 1983-07-22 | 高速アナログ・デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029028A true JPS6029028A (ja) | 1985-02-14 |
Family
ID=15122788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13420183A Pending JPS6029028A (ja) | 1983-07-22 | 1983-07-22 | 高速アナログ・デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029028A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427834A (ja) * | 1990-05-22 | 1992-01-30 | Sanyo Oobaru Maintenance Kk | トルクリミッタ |
| US5585796A (en) * | 1992-01-31 | 1996-12-17 | Svensson; Christer M. | Analog-to-digital converting arrangement |
| US6160508A (en) * | 1997-12-29 | 2000-12-12 | Telefonaktiebolaget Lm Ericsson | Method and device for analogue to digital conversion |
| WO2000079684A1 (en) * | 1999-06-23 | 2000-12-28 | Telefonaktiebolaget Lm Ericsson (Publ) | A parallel analog-to-digital converter |
| JP2011142443A (ja) * | 2010-01-06 | 2011-07-21 | Renesas Electronics Corp | Ａ／ｄ変換器、信号処理装置、及びａ／ｄ変換方法 |
-
1983
- 1983-07-22 JP JP13420183A patent/JPS6029028A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427834A (ja) * | 1990-05-22 | 1992-01-30 | Sanyo Oobaru Maintenance Kk | トルクリミッタ |
| US5585796A (en) * | 1992-01-31 | 1996-12-17 | Svensson; Christer M. | Analog-to-digital converting arrangement |
| US6160508A (en) * | 1997-12-29 | 2000-12-12 | Telefonaktiebolaget Lm Ericsson | Method and device for analogue to digital conversion |
| WO2000079684A1 (en) * | 1999-06-23 | 2000-12-28 | Telefonaktiebolaget Lm Ericsson (Publ) | A parallel analog-to-digital converter |
| US6392575B1 (en) | 1999-06-23 | 2002-05-21 | Telefonaktiebolaget Lm Ericsson (Publ) | Parallel analog-to-digital converter having random/pseudo-random conversion sequencing |
| JP2011142443A (ja) * | 2010-01-06 | 2011-07-21 | Renesas Electronics Corp | Ａ／ｄ変換器、信号処理装置、及びａ／ｄ変換方法 |
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