JPS6029047A - 電圧出力形デジタルアナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の属する分野〉 この発明は両極性のアナログ電圧を発生させる電圧出力
形デジタルアナログ変換器に関するものである。

〈従来の技術〉 従来のこの種のデジタルアナログ変換器の基本構成を第
１図に示す。第１図では分解能をＮビット、出力電圧を
士Ｖａ［ｖ）とする。電流出力形デジタルアナログ変換
器１１とその出力電流を電圧に変換する増幅器１２とよ
りなり、増幅器１２は通常直流演算増幅器が用いられる
。デジタルアナログ変換器１１内においてＮ個の定電流
源１□〜ＩＮは矢印の方向に電流を流し、１１は１ビツ
ト目（ＭＳＢ、最上位ビット）に相当し、１２は２ビツ
ト目に相当し、ＩＮはＮビット目（ＬＳＢ、最下位ビッ
ト）に相当している。オフセット用電流源１３は定電流
源１１〜ＩＮと逆方向に電流を流す定電流源であり、そ
の電流値は１ビツト目の定電流源１１の電流値と等しく
設定されている。電流スイッチ２１〜２Ｎは定電流源１
１〜ＩＮを出力電流バス１４あるいは接地バス１５に切
り換え接続する。電流スイッチ２１〜２Ｎは切り換え信
号３１〜３Ｎでそれぞれ切シ換え制御される。Ｎ個の入
力デジタル信号４１〜４Ｎは変換回路１６によりそれぞ
れ切り換え信号３、〜３Ｎに変換される。４、は１ビツ
ト目（ＭＳＢ）、４□は２ビツト目であり、４ＮはＮビ
ット目（ＬＳＢ）のデータである。出力電流バス１４は
電流電圧変換増幅器１２の反転入力端子に接続されてい
る。

定電流源１１〜ＩＮの電流スイッチ２１〜２Ｎと反対側
は負電源１７に接続され、オフセット用定電流＃、１３
は出力電流バス１４と正電＃、１８との間に接続される
。

電流電圧変換増幅器１２内において初段増幅部１９は差
動増幅回路で構成され、その出力側は後段増幅部２１に
接続され、後段増幅部２１はレベルシフト機能をもって
いる。後段増幅部２１の出力側に出力段２２が接続され
、出力段２２はインピーダンス変換を行なっている。初
段増幅部１９はｎ形ＭＯ８ＦＥＴ２４．２５を備え、Ｆ
ＥＴ２４のゲートは出力電流バス１４に接続され、ＦＥ
Ｔ２５のゲートは接地され、ＦＥＴ２４，２５の各ドレ
インは抵抗器２６．２７をそれぞれ通じて正電源２８に
接続され、各ソースは抵抗器３１．３２をそれぞれ通じ
てｎｐｎ　）ランジスタ３３のコレクタに接続され、ト
ランジスタ３３のエミッタは抵抗器３４を通じて負電源
３５に接続され、ベースは負電源３６に接続される。後
段増幅部２１においてｐ形ＭＯ８ＦＥＴ３７が設けられ
、ＦＥＴ３７のゲートはＦＥＴ２５のドレインに接続さ
れ、ドレインは出力段２２のｎ形ＭＯ８ＦＥＴ３８およ
びｐ形ＭＯ８ＦＥＴ３９の各ゲートに接続されると共に
抵抗器４１を通じて負電源４２に接続され、ＦＥＴ３７
のソースは抵抗器４３を通じて正電源４４に接続される
。出力段２２のＦＥＴ３８のドレインは正電源４４に接
続され、ソースは抵抗器４５を通じて出力端子４６およ
び抵抗器４７の一端に接続され、抵抗器４７の他端はＦ
ＥＴ３９のソースに接続され、ＦＥＴ３９のドレインは
負電ぷ４２に接続される。出力端子４６は負帰還抵抗器
４８を通じてＦＥＴ２４のゲートに接続される。

次に第１図の動作について説明する。まず電流電圧変換
増幅器１２の低周波数におけるオープンループゲインを
Ａｏとする。Ａｏは通常１０５程度得られる。また出力
端子４６に出力される出カ電圧士Ｖａ［ｖ：］として±
１０　ＣＶＩと仮定する。従って出力電流バス１４の接
地に対する電圧レベルは、±１　’ＯＣＶ：ｌ／１０５
−±１ｏｏ〔μＶ〕が最大であり、はぼ接地レベルと考
えることができ、通常「仮想接地」と呼ばれている。定
電流源１１，１□・・・・・ＩＮの電流値はそれぞれ１
□−■＋／２．・・・・・Ｉ、／２Ｎ−＋に設定されて
おり、オフセット用電流源１３の電流値は定電流源１□
と等しく、■１に設定されている。−力負帰還抵抗器４
８の抵抗値ＲＦは、Ｖａ　／　１１＝　ＲＦの関係を満
たすように設定されている。

入力デジタルデータ４１〜４Ｎが全てｆｆ　ＯＩｔの時
は、電流スイッチ２□〜２Ｎによって定電流源１□〜Ｉ
Ｎは全て接地バス１５に接続されている。よって出力電
流バス１４にはオフセット用定電流源１３の電流（オフ
セット電流）のみが流れる。一方初段増幅部１９０入カ
インピーダンスは通常ＲＦに比べ非常に大きいため、出
力電流バス１４上のオフセット電流は出力電流バス１４
−負帰還抵抗器４８−出力端子４６−抵抗器４７−ＦＥ
Ｔ３９−負電源４２のバスを流れる。従って出方端子に
はほぼ−ｖａＣｖ〕が出力される。入力デジタルデータ
４□〜４Ｎの内で４１のみ１″で他は全て′０”の時は
定電流源１１は出力電流バス１４に接続され、定電流源
１２〜ＩＮは全て接地バス１５に接続される。ここで定
電流源１１および１３の両型流値は等しく設定されてい
るため定電流源１３がらのオフセット電流は出力電流バ
ス１４、電流スイッチ２□を通シ、更に定電流源１１の
電流となって電＃１７に流れこむ。よって負帰還抵抗器
４８には電流が流れないため、出力端子４６にはｏＣｖ
〕が出力される。

入力デジタルデータ４１〜４Ｎが全てｕ　Ｉ　Ｉｔの場
合には定電流源１．〜ＩＮは電流スイッチ２．〜２Ｎに
より全て出力電流バス１４に接続されるため、電源４４
からＦＥＴ３８−抵抗器４５−出力端子４６−負帰還抵
抗器４８を通じて出力電流バス１４に Ｌ　Ｉｔ　Ｌ −十一丁＋・・・・・・十　＝Ｉ、（１−５習＝石−）
２２Ｎ−１ の電流が流れる。よって出力端子４６には１．　＜＜　
２Ｎ−１が成り立つＮの場合には出方端子４６の出力電
圧はほぼｖａ〔■〕となる。

以上のように第１図に示した構成において、入）Ｊデジ
タルデータ４１〜４ＮＫよって出力端子４６にはほぼ±
ＶａＣｖ〕の範囲内で両極性の電圧が出力される。

第１図においてＦＥＴ２５のドレインに現われる電圧に
着目すると、ＦＥＴ２４，２５の各ゲートは出力電流バ
ス１４および接地に接続されており、はぼ接地レベルに
あり、ＦＥＴ２４．２５け１］形ＭＯ８ＦＥＴであるた
め、ＦＥＴ２５のドレ・インには常に正の電圧が現われ
る。この正の電圧を士ｖａｃｖ）の両極性の範囲とする
ために、後段増幅部２１によってレベルシフトさせる必
要がある。

即ちＦＥＴ３７によってＦＥＴ２５のドレインの出力電
圧範囲をほぼ士Ｖａ［Ｖ）の範囲までレベルシフトさせ
ている。よってＦＥＴ３８，３９の各ゲート、即ちＦＥ
Ｔ３７のドレインにはほぼ士Ｖ２〔ｖ〕の範囲の電圧が
現われる。出力段２２の電圧ゲイン（はほぼ１倍である
ため、出力端子４６にもほぼ±Ｖａｎ■）が出力される
。ここでＦＥＴ２４゜２５にｎ形ＭＯ８ＦＥＴを用いた
ために、Ｆ’ＥＴ２５のドレインには正の電圧のみ出力
されるが、ＦＥＴ２４．２５にｐ形Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔを仮に用いたとすると、電源２８，３５．３６等の印
加条件が逆になる。よってこの場合その印形ＭＯ８ＦＥ
Ｔ２５のドレインには負の電圧のみ出力されることにな
る。ｊジ、上のように初段増幅部１９の出力端子、即ち
ＦＥＴ２５のドレインに（ｄ正ＣＦＥＴ２４゜２５にｎ
形ＭＯ８ＦＥＴを用いた場合）、または負（Ｆ’ＥＴ２
４　、２５に＋）形ＩＶＩ　ＯＳ　Ｆ　Ｅ　Ｔを用イた
場合）のみの電圧が出力され、ＦＥＴ２５のドレインに
は正から負に渡る電圧、即ち両極性の電圧を出力させる
ことができない。

一方出力電流バス１４の電圧レベルはほぼ接地レベルで
あるため、出力端子４６に両極性の電圧を発生させるに
は出力端子４６−負帰還抵抗′ＰＰ４８−出力電流バス
１４および出力電流バス１４−負帰還抵抗′５４８−出
力端子４６の両方向に電流を流し得る構成が必要である
。即ち出力電流バス１４から電流を引き抜く電流源（第
１図では定電流源１１〜ＩＮ　）と同時に出力電流バス
１４に電流を供給する電流源（第１図では定電流源１３
）が必要となる。

す、上のように従来の電圧出力形デジタルアナログ変換
器では、電流出力形デジタルアナログ変押器１１におい
て両極性の定電流源が必要となり、一方電流電圧変換増
幅器１２においては、電圧レベルをシフトさせる回路構
成が必要であり、この結果回路構成が複雑となる欠点を
有していた。

〈発明の目的〉 この発明はこれらの欠点を除去するため、電流出力形デ
ジタルアナログ変換器の出力電流端子（出力電流バス）
の電圧レベルを、電流電圧変換増幅器の正あるいは負の
最大出力電圧近傍の電圧レベルに設定することを特徴と
し、その目的（はより簡易な回路構成で正および負の出
力電圧を発生する電圧出力形デジタルアナログ変換器を
実現することにある。

〈実施例〉 第２図はこの発明の実施例を示し、Ｎビットの分解能を
持ち士■ａＣｖ〕の両極性の出力電圧範囲を持つ、第１
図と対応する部分には同一符号を付けである。仁の実施
例においては電源１７，３５゜３６．３８の各接地側は
負電源５１を通じて接地される。これに伴って接地電圧
レベルの入力デジタル信号４１〜４Ｎはレベル変換回路
５２でほぼ電源５１の電圧分シフトされ、デジタル信号
５□〜５Ｎとして変換回路１６へ供給される。また接地
バス１５およびＦＥＴ２５のゲートは負電源５１に接続
され、ＦＥＴ２５ではなくＦ’ＥＴ２４のドレインが出
力段２２のＦＥＴ３８のゲートに接続される。出力段２
２において出力端子４６は抵抗器４７を通じて負電源４
２に接続される。オフセット用定電流源１３は省略され
る。

次にこの実施例の動作を説明する。電流電圧変換増幅器
１２の低周波数におけるオープンループゲインをＡ、と
し、Ａｏとしては通常１０５程度が得られる。土ｖａｃ
ｖ〕として±１０　（Ｖｌと仮定する。更に定電流＃１
＋、ｉ□・・・・・・ＩＮの電流値はそれぞれ１１＋■
１／２・・・・・・ＩＩ／２Ｎ−ｒ　に設定されている
。電源５１の電圧値としてはＶａ［Ｖ）に設定されてい
る。負帰還抵抗器４８の抵抗値ＲＦはｖａ／ｈ、＝ＲＦ
、の関係を満たしている。また出力電流バス１４から初
段増幅部１９を見込んだインピーダンスはＲＦに比べ非
常に大きい。

出力端子４６の電圧値を■。とすると出力電流バス１４
とＦＥＴ２５のゲートとの間の電位差△Ｖは△Ｖ＝■ｏ
／Ａｏである。ＶＯ：１０Ｖ　、　Ａｏ＝１０’とする
と△Ｖ＝　１０／１０５＝１００μＶである。従ってＦ
ＥＴ’２５のゲートに対する出力電流バス１４の電位差
は高々１００　ｔｔ　ｖであり、出力電流バス１４はほ
ぼＦＥＴ２５のゲートと同じ電圧レベルにあると考えら
れる。

入力デジタルデータ４□〜４Ｎが全てＯｎの時は定電／
Ｍ、源ｌＩ′〜ｌＮｌ−１全て接地バス１５に接続され
、出力電流バス１４には電流が流れないため出力電流バ
ス１４と出力端子４６とは同電位にあり、よって出力端
子４６はＦＥＴ２５のゲートともほぼ同電位にある。即
ち出力端子４６の電圧は接地レベルに対しほぼ一■３〔
■〕に力る。

次に入力デジタルデータ４１〜４Ｎの内で４□のみ１′
″で他は全てｕ　Ｏ＃の場合、電流スイッチ２□によっ
て定電流源１１は出力電流バス１４に接続され、曲は全
て接地バス１５に接続される。定電流源１、に流れ込む
電流は電源４４→ＦＥＴ３８→抵抗器４５−出力端子４
６−負帰還抵抗器４８−出力電流バス１４のバスを通る
。定電流源１□の電流値は１１であるから出力端子４６
の電位は出力電流バス１４の電位よシＲＦＸＩ、＝Ｖａ
高くなる。一方が１述の通り出力電流バス１４の電位は
ほぼ一■。

〔■〕であるから出力端子４６は接地に対し約ＣＩＣＶ
）の電位となる。

次にデジタルデータ４１〜４Ｎが全てＩｔ　Ｉ　ＩＩで
あると定電流源１、〜ＩＮは電流スイッチ２１〜２Ｎに
よシ全で出力電流バス１４に接続されるため電源４４→
ＦＥＴ３８→抵抗器４５→出力端子４６→負帰還抵抗器
４Ｂ＝出力電流・くス１４のノくスを通って電流 が流れる。この電流によって出力端子４６の電位はＲＦ
Ｉ、（２−一）だけ出力電流ノくス１４の電位Ｎ−１ より高くなる。１　＜＜　２”が成り立てば出力端子４
６の電位は接地に対しほぼＲｙ　１１　＝　Ｖａになる
。

同様にデジタルデータ４、〜４Ｎによって、出力端子４
６の接地に対する電位を−ＶａＣｖＪからＶａ（Ｘ−牙
、、）の間に設定することができる。

この実施例において変換回路５２および電源５１が第１
図に示した従来のこの種の装置に比べて付加されるが、
変換回路５２についてはノ切レストランス、光カツプラ
−、光ファイノく−等により容易に実現できる。電源５
１については直流電源であるため、付加することにより
回路構成を複雑化することはない。

？筒中Ｍｈ牙１１では電流電圧変換増幅器１２の初段増
幅部１９に差動増幅方式を用いているが、電流電圧変換
増幅器１２として、いわゆる“不平衡形″の直流増幅器
を用いたとしても電流電圧変換増幅器の入力端に接続さ
れる出力電流バス１４の電位を−Ｖａｎｖ：）に設定さ
せることによシ（この実施例と同様の効果が得られる。

なおＦＥＴ２５のゲートは抵抗器を通じて電源５１に接
続してもよい。

〈効　果〉 す、上説明したように電流出力形デジタルアナログ変換
器１１の電流出力端子（出力電流バス）の電子レベルを
、所望の最大出力電圧の内の正または負の電位に設定す
ることにより、電流出力形デジタルアナログ変換器Ｊｌ
内の出力電流バスに接続される定電流源の電流の方向を
全て同一にすることができ、かつ電流電圧変換増幅器１
２０回路構成として電圧をレベルシフトさせる回路部分
を不要とすることができることにより、よｐ簡易な回路
構成によって両極性の電圧を出力し得る電圧出力形デジ
タルアナログ変換器が実現できる。

【図面の簡単な説明】

第１図は従来の電圧出力形デジタルアナログ変換器の基
本構成を示す接続図、第２図はこの発明の一実施ｊ３ｉ
１１の基本構成を示す接続図である。 １１：電流出力形デジタルアナログ変換器、１２：電流
電圧変換アンプ、１１〜ＩＮ　：　Ｎ個（Ｄ定電流源、
２、〜２Ｎ＝Ｎ個の電流スイッチ、３□〜３Ｎ二Ｎ個の
切シ換え信号、４１〜４Ｎ＝Ｎ個の入力デジタル信号、
５１〜５Ｎ：Ｎ個のデジタル信号、１３：オフセット用
電流源、１４：出力電流バス、１５：電流（接地）バス
、１６：変換回路、１９：初段増幅部、２１：後段増幅
部、２２：出力段、４６：出力端子。 特許出願人　日本電信電話公社 代　理　人　草　野　卓

Claims (1)

【特許請求の範囲】
1. （１）　任意の入力デジタル信号に対して零または一方
   向の電流を出力させる電流出力形デジタルアナログ変換
   器と、その電流出力形デジタルアナログ変換器の出力電
   流が供給され、その出力電流を電圧に変換して出力し、
   接地電位に対して正および負の電圧が出力可能な電流電
   圧変換増幅器とで構成され、前記電流出力形デジタルア
   ナログ変換器の出力電流端子と、前記電流電圧変換増幅
   器の入力端子が、入力デジタル信号に従って発生させる
   所望の正あるいは負の最大出力電圧レベルに設定されて
   いることを特徴とした電圧出力形デジタルアナログに換
   器。