JPS6029084A - オフライン検出方式 - Google Patents
オフライン検出方式Info
- Publication number
- JPS6029084A JPS6029084A JP58134038A JP13403883A JPS6029084A JP S6029084 A JPS6029084 A JP S6029084A JP 58134038 A JP58134038 A JP 58134038A JP 13403883 A JP13403883 A JP 13403883A JP S6029084 A JPS6029084 A JP S6029084A
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- JP
- Japan
- Prior art keywords
- clock signals
- data
- clock
- clock signal
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は同期して相互に通信を行う同期式伝送方式にお
いて相手側（送信側）装置のオフライン異常（以後単に
オフラインという）を受信側において瞬時に検出する方
式に関する。
いて相手側（送信側）装置のオフライン異常（以後単に
オフラインという）を受信側において瞬時に検出する方
式に関する。
第１図はデータ伝送における同期方式の伝送制御手順に
基づく伝送データの構造例を示し、Ｆはフレーム、Ｆｌ
はフレームデータ、ＦＳＩ、ＦＳ２はフラグシーケンス
、Ａはアドレス部、Ｃはコントロール部、Ｄはデータ部
、Ｆｅ２はフラグチェックシーケンス、である。すなわ
ちこの場合送受信のデータは全てフレームＦの標準形式
を持ち、このフレームＦは特定のビット構成”０１１１
１１１０”を持ったフラグシーケンスＦＳ１．ＦＳ２
によって囲才れた領域で規定され、その内部のフレーム
データＦ１は例えばアドレス部Ａ１コントロール部Ｃ１
データ部Ｄ１フレームチェックシーケンスＦＣ８の各フ
ィールドで構成されている。
基づく伝送データの構造例を示し、Ｆはフレーム、Ｆｌ
はフレームデータ、ＦＳＩ、ＦＳ２はフラグシーケンス
、Ａはアドレス部、Ｃはコントロール部、Ｄはデータ部
、Ｆｅ２はフラグチェックシーケンス、である。すなわ
ちこの場合送受信のデータは全てフレームＦの標準形式
を持ち、このフレームＦは特定のビット構成”０１１１
１１１０”を持ったフラグシーケンスＦＳ１．ＦＳ２
によって囲才れた領域で規定され、その内部のフレーム
データＦ１は例えばアドレス部Ａ１コントロール部Ｃ１
データ部Ｄ１フレームチェックシーケンスＦＣ８の各フ
ィールドで構成されている。
このフラグシーケンスＦＳＩ、ＦＳ２で囲まれた領域（
フレームデータＦｌ）を誤りなく識別するため、この領
域内にはフラグシーケンスのビット構成”０１１１１１
１０’と同じパターンが生じないように、送信側ではフ
レームデータＦ１となる、もとのデータに５つの連続し
たビット”１’（ハイレベル）が来るとその次にピッｌ
−’０”（ローレベル）を強制的に挿入して出力してい
る。受信側はその受信データを受信クロックの立上りに
同期して入力し、フレームデータＦ１内のビット１０１
を除去し、そのビットパターンを調べ連続するビット１
１”の数により、受信データの、従って送信側の何等か
の異常検出を行っている。しかしこの方式では送信側の
装置がオフラインになった時には、送信側装置から常ｌ
こ送られている受信クロック信号も同時に停止するため
受信側装置は送信データを取り込むことができず、送信
データから瞬時に送信側装置のオフライン異常を検出す
るのは不可能である。
フレームデータＦｌ）を誤りなく識別するため、この領
域内にはフラグシーケンスのビット構成”０１１１１１
１０’と同じパターンが生じないように、送信側ではフ
レームデータＦ１となる、もとのデータに５つの連続し
たビット”１’（ハイレベル）が来るとその次にピッｌ
−’０”（ローレベル）を強制的に挿入して出力してい
る。受信側はその受信データを受信クロックの立上りに
同期して入力し、フレームデータＦ１内のビット１０１
を除去し、そのビットパターンを調べ連続するビット１
１”の数により、受信データの、従って送信側の何等か
の異常検出を行っている。しかしこの方式では送信側の
装置がオフラインになった時には、送信側装置から常ｌ
こ送られている受信クロック信号も同時に停止するため
受信側装置は送信データを取り込むことができず、送信
データから瞬時に送信側装置のオフライン異常を検出す
るのは不可能である。
そこで従来は第２図のように、送受信装置（以下装置と
呼ぶ） ＲＳ ｌから装置Ｒ８２ヘメツセージを伝送す
る時、装置Ｒ，８１のメツセージＭ１に対する装置Ｒ８
２の応答Ｒ１の時間ｔｌｌ が正常と見做される範囲を
越えた場合に、装置１’Ｌ８１は、装置Ｒ８２をオフラ
インと判断していた。しかしこの方式では、装置Ｒ８２
が期間Ｔ１の範囲でオフラインになれば、装置Ｒｓｔは
時間ｔｌｌでオフラインを検出可能であるが、装置Ｒ８
２が応答Ｒ１を送出したのち期間Ｔ２の範囲でオフライ
ンが発生した場合には、もう一度メッセージＭ２を送り
、その応答Ｒ２が返るまでの時間（ｔ２＋ｔ１２）内に
は検出は不可能であった。
呼ぶ） ＲＳ ｌから装置Ｒ８２ヘメツセージを伝送す
る時、装置Ｒ，８１のメツセージＭ１に対する装置Ｒ８
２の応答Ｒ１の時間ｔｌｌ が正常と見做される範囲を
越えた場合に、装置１’Ｌ８１は、装置Ｒ８２をオフラ
インと判断していた。しかしこの方式では、装置Ｒ８２
が期間Ｔ１の範囲でオフラインになれば、装置Ｒｓｔは
時間ｔｌｌでオフラインを検出可能であるが、装置Ｒ８
２が応答Ｒ１を送出したのち期間Ｔ２の範囲でオフライ
ンが発生した場合には、もう一度メッセージＭ２を送り
、その応答Ｒ２が返るまでの時間（ｔ２＋ｔ１２）内に
は検出は不可能であった。
また別のオフライン検出方式としては、伝送路に別線を
設けて、常に伝送路のデータラインやフロックラインの
状態を監視する事により、相手装置の状態を判断する方
法が考えられるが、経済性あるいは異常の発見の早さの
面でもあまり効果的でないといった問題がある。
設けて、常に伝送路のデータラインやフロックラインの
状態を監視する事により、相手装置の状態を判断する方
法が考えられるが、経済性あるいは異常の発見の早さの
面でもあまり効果的でないといった問題がある。
本発明は、上述の問題点を改善するために、経済性を考
慮し別線の設置をせず、受信部ｌこ簡単な回路を付加す
るだけで瞬時に相手装置のオフライン状態を検出できる
方式を提供することを目的とする。
慮し別線の設置をせず、受信部ｌこ簡単な回路を付加す
るだけで瞬時に相手装置のオフライン状態を検出できる
方式を提供することを目的とする。
本発明の要点は、装置の受信部に相手側装置のオフライ
ン時にも、消失した受信クロック信号ζこ代るクロック
信号を一定時間保持できるクロック保持回路（例えば位
相同期音ループ（ｐＨａｓｅ ＬｏｃｋｅｌＬｏｏｐ
）回路、以下ＰＬＬ回路と呼ぶ）を付加し、そのクロッ
ク信号に同期してデータを入力するようにして、オフラ
インの状態を、伝送路のデータラインのビットパターン
から瞬時に検出可能１こした］にある。
ン時にも、消失した受信クロック信号ζこ代るクロック
信号を一定時間保持できるクロック保持回路（例えば位
相同期音ループ（ｐＨａｓｅ ＬｏｃｋｅｌＬｏｏｐ
）回路、以下ＰＬＬ回路と呼ぶ）を付加し、そのクロッ
ク信号に同期してデータを入力するようにして、オフラ
インの状態を、伝送路のデータラインのビットパターン
から瞬時に検出可能１こした］にある。
次に第３図ないし第５図を用いて本発明を説明する。第
３図は本発明の送受信装置における送受信部の構成の実
施例を示すブロック図、第４図は前記クロック保持回路
の１実施例としてのＰＬＬ回路（第３図１１）の構成を
示すブロック図、第５図は第４図の動作説明図である。
３図は本発明の送受信装置における送受信部の構成の実
施例を示すブロック図、第４図は前記クロック保持回路
の１実施例としてのＰＬＬ回路（第３図１１）の構成を
示すブロック図、第５図は第４図の動作説明図である。
と接続されているクロックラインＣＬＩ上の受信−クロ
ック、２は同じくデーラインＤＬｌ上の受信データ、３
は図外の前記送受信装置の受信部に接続されているクロ
ックラインＣＬ２上の送信クロック、４は同じくデータ
ラインＤＬ２上の送信デ次のフラグシーケンスＦＳ２を
検出するまでの受信データ（前記フレームデータＦｌ）
内に君いて、前述のようにビットＭ１′が５つ連続した
場合に強制的に挿入さｎ、たピッ）１０１を取除く１０
Ｍ消去回路、６はフレームデータＦ１に対応するもとの
送信データの始めにフラグシーケンスＦ８１を付加し、
フレームデータＦ１の部分に前記のビットＩ□ｌを挿入
したのち、最後にフラグシーケンスＰＳ２を付加するｌ
０１１挿入回路、７は１０１消去回路５から出力される
シリアルの受信データをパラレルの受信データに変換し
受信データバッファ９に出力する受信シフトレジスタ、
８は送信データバッファ１０から入力されるパラレルの
送暮 信データをシリアルの送信データに変換する善信シフト
レジスタ、１３はインアクティブ−アイドル（１ｎａｃ
ｔｉｖｅ １ｄｌｅ ）受信検出部で、相手の送信側の
装置が正常に送信できなかった場合に送出する異常コマ
ンドとしての送信データ（連続する１５個のビット８１
″）を検出し、インアクティブ・アイドル受信と判別す
る。１４は送信シフトレジクロッタラインＣＬＩ上の受
信クロック１に同期したＰＬＬ出力クロック信号１２を
″０１消去回路５および受信シフトレジスタ７に駆動用
として与えるとともに、受信クロック１が消失したのち
も自己の発振クロックをＰＬＬ出力クロック信号１２と
して出力するＰＬＬ回路、１５は図外の制御装置を介し
て受信データバッファ９．の受信データを読取り送信デ
ータバッファ１ｏに送信データを書込むためのデータバ
スである。
ック、２は同じくデーラインＤＬｌ上の受信データ、３
は図外の前記送受信装置の受信部に接続されているクロ
ックラインＣＬ２上の送信クロック、４は同じくデータ
ラインＤＬ２上の送信デ次のフラグシーケンスＦＳ２を
検出するまでの受信データ（前記フレームデータＦｌ）
内に君いて、前述のようにビットＭ１′が５つ連続した
場合に強制的に挿入さｎ、たピッ）１０１を取除く１０
Ｍ消去回路、６はフレームデータＦ１に対応するもとの
送信データの始めにフラグシーケンスＦ８１を付加し、
フレームデータＦ１の部分に前記のビットＩ□ｌを挿入
したのち、最後にフラグシーケンスＰＳ２を付加するｌ
０１１挿入回路、７は１０１消去回路５から出力される
シリアルの受信データをパラレルの受信データに変換し
受信データバッファ９に出力する受信シフトレジスタ、
８は送信データバッファ１０から入力されるパラレルの
送暮 信データをシリアルの送信データに変換する善信シフト
レジスタ、１３はインアクティブ−アイドル（１ｎａｃ
ｔｉｖｅ １ｄｌｅ ）受信検出部で、相手の送信側の
装置が正常に送信できなかった場合に送出する異常コマ
ンドとしての送信データ（連続する１５個のビット８１
″）を検出し、インアクティブ・アイドル受信と判別す
る。１４は送信シフトレジクロッタラインＣＬＩ上の受
信クロック１に同期したＰＬＬ出力クロック信号１２を
″０１消去回路５および受信シフトレジスタ７に駆動用
として与えるとともに、受信クロック１が消失したのち
も自己の発振クロックをＰＬＬ出力クロック信号１２と
して出力するＰＬＬ回路、１５は図外の制御装置を介し
て受信データバッファ９．の受信データを読取り送信デ
ータバッファ１ｏに送信データを書込むためのデータバ
スである。
次に第４図のＰＬＬ回路１１において、２１は位相比較
器、２２は低域フィルタ、２３は誤差信号増巾器（増巾
器と略す）、２４は電圧制御発振器（ＶＣＯと略す）で
ある。
器、２２は低域フィルタ、２３は誤差信号増巾器（増巾
器と略す）、２４は電圧制御発振器（ＶＣＯと略す）で
ある。
次に第４図の動作を第５図を参照しつつ説明する。第４
図の回路は全体として１つの帰還系を構成している。位
相比較器２１は受信クロック１を入力しその周、波数（
入力周波数ｆｔ ）および位相とＶＣＯ２４の発振周波
数（出力周波数ｆＯ）、および位相とを比較し、その誤
差に比例した平均直流電圧（誤差電圧Δｅｉ）を発生す
る。この誤差電圧△ｅｉは低域フィルタ２２と増巾器２
３を通って誤差電圧ΔｅＯとしてＶＣＯ２４の制御端子
２４ＣＯの発振周波数（出力周波数ｆＯ）を変化させる
。ＶＣＯ２４の自由発振周波数ＦＯに十分近い受信クロ
ック１（入力周波数ｆｌ）が位相比較器２１に入った場
合ｖＣ０２４の発振周波数ｆＯは受信クロック１の周波
数ｆｉに引込まれる。すなわち第５図に示すように入力
周波数ｆｉが同期引込み周波数ｆｌ 、ｆ３に対し ｆｌ ＜ ｆｉ＜ ｆ３ （１） の関係にあるときはＶＣＯ２４の発振周波数である出力
周波数ｆＯは入力周波数ｆｉに引込まれて等しくなり（
ｆｏ＝ｆｉ）この信号がＰＬＬ出力クロック信号１２と
して出力される。
図の回路は全体として１つの帰還系を構成している。位
相比較器２１は受信クロック１を入力しその周、波数（
入力周波数ｆｔ ）および位相とＶＣＯ２４の発振周波
数（出力周波数ｆＯ）、および位相とを比較し、その誤
差に比例した平均直流電圧（誤差電圧Δｅｉ）を発生す
る。この誤差電圧△ｅｉは低域フィルタ２２と増巾器２
３を通って誤差電圧ΔｅＯとしてＶＣＯ２４の制御端子
２４ＣＯの発振周波数（出力周波数ｆＯ）を変化させる
。ＶＣＯ２４の自由発振周波数ＦＯに十分近い受信クロ
ック１（入力周波数ｆｌ）が位相比較器２１に入った場
合ｖＣ０２４の発振周波数ｆＯは受信クロック１の周波
数ｆｉに引込まれる。すなわち第５図に示すように入力
周波数ｆｉが同期引込み周波数ｆｌ 、ｆ３に対し ｆｌ ＜ ｆｉ＜ ｆ３ （１） の関係にあるときはＶＣＯ２４の発振周波数である出力
周波数ｆＯは入力周波数ｆｉに引込まれて等しくなり（
ｆｏ＝ｆｉ）この信号がＰＬＬ出力クロック信号１２と
して出力される。
才た入力周波数ｆ１が、同図の同期外れ周波数ｆ２ 、
ｆ４に対し ｆｉ）ｆ２ 、ｆｉ＜ ｆ４ の関係となったときはＶＣＯ２４は前記の引込みから外
れて自由発振周波数ＦＯで発振しくｆＯ＝ＦＯ）、この
周波数ＰＯの信号がＰＬＬ出力クロック信号１２として
出力される。
ｆ４に対し ｆｉ）ｆ２ 、ｆｉ＜ ｆ４ の関係となったときはＶＣＯ２４は前記の引込みから外
れて自由発振周波数ＦＯで発振しくｆＯ＝ＦＯ）、この
周波数ＰＯの信号がＰＬＬ出力クロック信号１２として
出力される。
本発明においては前記（１）式の関係が満たされるよう
にあらかじめＰＬＬ回路の前記同期引込み周波数ｆｌ、
ｆ３（従って自由発振周波数ＦＯ）が選定されている。
にあらかじめＰＬＬ回路の前記同期引込み周波数ｆｌ、
ｆ３（従って自由発振周波数ＦＯ）が選定されている。
次に第３図１こ戻りオフライン検出の動作を述べると、
図外の相手側の送受信装置が正常なときは、前述のよう
に、相手側装置から送出される受信クロック１の周波数
（入力周波数ｆｉ）にＰＬＬ回路の発振周波数が引込ま
れ同じ周波数の出力周波数ｆＯの信号がＰＬＬ出力クロ
ック信号１２としてＭＯＷ消去回路５、受信シフトレジ
スタ７に与えられ、受信データが取込まれる。
図外の相手側の送受信装置が正常なときは、前述のよう
に、相手側装置から送出される受信クロック１の周波数
（入力周波数ｆｉ）にＰＬＬ回路の発振周波数が引込ま
れ同じ周波数の出力周波数ｆＯの信号がＰＬＬ出力クロ
ック信号１２としてＭＯＷ消去回路５、受信シフトレジ
スタ７に与えられ、受信データが取込まれる。
次に相手側装置がオフラインとなったときは、受信クロ
ック１は途切れ、受信データはピッ）Ｊｌの連続（デー
タラインＤＬＩのレベルがＩＨｉｇｈｌとなったまま）
となる。このときＰ Ｌ Ｉ、回路１１は同期から外れ
内部の電圧制御発振器（ＶＣＯ）の自由発振周波数ＦＯ
と等しい出力周波数ｆＯの信号がＰＬＬ出力クロック信
号１２として、上述のように出力される。このためビッ
ト１１１の連続する受信データが取込まれることとなる
のでこのビット１１＃の数が例えば２０以上継続すると
きはオフラインと判断すると言うようにすればよい。
ック１は途切れ、受信データはピッ）Ｊｌの連続（デー
タラインＤＬＩのレベルがＩＨｉｇｈｌとなったまま）
となる。このときＰ Ｌ Ｉ、回路１１は同期から外れ
内部の電圧制御発振器（ＶＣＯ）の自由発振周波数ＦＯ
と等しい出力周波数ｆＯの信号がＰＬＬ出力クロック信
号１２として、上述のように出力される。このためビッ
ト１１１の連続する受信データが取込まれることとなる
のでこのビット１１＃の数が例えば２０以上継続すると
きはオフラインと判断すると言うようにすればよい。
〔発明の効果〕 。
以上の説明から明らかなように、本発明によれば従来の
伝送路に操作を加えることなく、受信部に簡単なりロッ
ク保持回路を付加するだけで、最少限度の改造で済み従
来のような送出メツセージに対する応答時間を検出する
方式に比べて、格段Ｉこ短い時間で相手装置のオフライ
ン異常の状態を判断できるので、受信部も経済的に構成
できめ）つ、異常の発見をすばやく行うことができるの
で伝送効率の面で非常に有用である。
伝送路に操作を加えることなく、受信部に簡単なりロッ
ク保持回路を付加するだけで、最少限度の改造で済み従
来のような送出メツセージに対する応答時間を検出する
方式に比べて、格段Ｉこ短い時間で相手装置のオフライ
ン異常の状態を判断できるので、受信部も経済的に構成
できめ）つ、異常の発見をすばやく行うことができるの
で伝送効率の面で非常に有用である。
第１図は同期式データ伝送制御手順ζこ基づく伝送デー
タの構造例を示す図、第２図は従来におけるオフライン
異常の検出方式の説明図、第３図は本発明を適用した送
受信装置の構成の実施例を示すブロック図、第４図は位
相同期ループ（ＰＬＬ）回路の構成を示すブロック図、
第５図は第４図の動作を説明する図である。 符号説明 几Ｓ・・・・・・送受信装置、Ｒ：受信部、Ｓ：送信部
、ＣＬＩ、ＣＬ２・・・・・・クロックライン、ＤＬｌ
、ＤＬ２・・・・・・データライン、ｌ・・・・・・受
信クロック、２・・・・・・受信データ、３・・・・・
・送信クロック、４・・・・・・送信データ、５・・・
・・・ＩＱＩ＋消去回路、６・・・・・・ＩＱＩ挿入回
路、７・・・・・・受信シフトレジスタ、８・・・・・
・送信シフトレジスタ、９・・・・・・受信データバッ
ファ、１０・・・・・・送信データバッファ、１１・・
・・・位相同期ループ（ＰＬＬ）回路、１２・・・・・
・Ｐ Ｌ Ｌ出力クロツク信号、１４・・・・・・送信
用クロック発振器、１５・・・・・・データバス、ｆｉ
・・・・・・入力周波数、ｆＯ・・・・・・出力周波数
、ＦＯ・・・・・・ 自由発振周波数。 牙１図 、１１−２図 第３図
タの構造例を示す図、第２図は従来におけるオフライン
異常の検出方式の説明図、第３図は本発明を適用した送
受信装置の構成の実施例を示すブロック図、第４図は位
相同期ループ（ＰＬＬ）回路の構成を示すブロック図、
第５図は第４図の動作を説明する図である。 符号説明 几Ｓ・・・・・・送受信装置、Ｒ：受信部、Ｓ：送信部
、ＣＬＩ、ＣＬ２・・・・・・クロックライン、ＤＬｌ
、ＤＬ２・・・・・・データライン、ｌ・・・・・・受
信クロック、２・・・・・・受信データ、３・・・・・
・送信クロック、４・・・・・・送信データ、５・・・
・・・ＩＱＩ＋消去回路、６・・・・・・ＩＱＩ挿入回
路、７・・・・・・受信シフトレジスタ、８・・・・・
・送信シフトレジスタ、９・・・・・・受信データバッ
ファ、１０・・・・・・送信データバッファ、１１・・
・・・位相同期ループ（ＰＬＬ）回路、１２・・・・・
・Ｐ Ｌ Ｌ出力クロツク信号、１４・・・・・・送信
用クロック発振器、１５・・・・・・データバス、ｆｉ
・・・・・・入力周波数、ｆＯ・・・・・・出力周波数
、ＦＯ・・・・・・ 自由発振周波数。 牙１図 、１１−２図 第３図
Claims (1)
- 【特許請求の範囲】 １）クロック信号を伝送制御信号として用いる同期式デ
ータ伝送方式において、受信部にクロック信号が入力さ
れるときは該クロック信号またはこれと等しい周波数の
クロック信号を出力し、前記受信部にクロック信号の前
記入力がないときは所定の周波数のクロック信号を出力
する手段を備え、該手段から出力される前記クロック信
号を用いて前記受信部を駆動するようにしたことを特徴
とするオフライン検出方式。 ２、特許請求の範囲第１項に記載のオフライン検出方式
において前記手段は位相同期ループ（ＰＬＬ）回路から
なることを特徴とするオフライン検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134038A JPS6029084A (ja) | 1983-07-22 | 1983-07-22 | オフライン検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134038A JPS6029084A (ja) | 1983-07-22 | 1983-07-22 | オフライン検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029084A true JPS6029084A (ja) | 1985-02-14 |
Family
ID=15118914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134038A Pending JPS6029084A (ja) | 1983-07-22 | 1983-07-22 | オフライン検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146807U (ja) * | 1987-03-16 | 1988-09-28 |
-
1983
- 1983-07-22 JP JP58134038A patent/JPS6029084A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146807U (ja) * | 1987-03-16 | 1988-09-28 |
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