JPS6029136B2 - バツフアメモリシステム - Google Patents

Description

【発明の詳細な説明】 本発明は、計算機システムにおけるバッファメモリシス
テムに関する。

計算機システムにおいては中央処理装置の速度と主記憶
装置の速度との間には大きな隔たりがあり、これが計算
機システムの性能を制限する要因となっている。

これを緩和するために、中央処理装置側に比較的小容量
のバッファメモリを設け、中央処理装置から主記憶にア
クセスを行う際にアクセスすべき語を含む複数語からな
るブロックをバッファメモＩＪＩこ取込んでおき、次に
アクセスを行う際にはこのバッファメモリに対してアク
セスを行うことにより実効的に主記憶の高速化が達成‐
できることが知られており、セットアソシアテイブ方式
と呼ばれる方式のバッファメモリが一般に採用されてい
る。この方式においては、主記憶とバッファメモリは主
記憶アドレスの一部を用いて複数個のセットに分割され
、バッファメモリはある定められた数のブロックをもつ
。

以後、バッファメモ川こおけるブロックをコンバートメ
ントとよび、セットあたりのバッファメモリのブロック
数をコンバートメント数と呼ぶことにする。主記憶上の
ブロックは同じセットに属するバッファメモリ上の前記
複数個のコンバートメントのうちのいずれかに格納し得
ることになる。この方式においては、主記憶上のブロッ
クが格納し得るバッファメモリ上の格納位置に制限があ
り、このため特定のセットにおいてブロックの直換えが
頻発し、これがバッファメモリの効率を低下させる原因
となっている。

本発明においては、セットへの分割方法の異なる第１お
よび第２のバッファメモリを設け、第１のバッファメモ
リのあるセットに対応する主記憶上のブロックは第２の
バッファメモリにおいては、複数のセットに分散される
ように構成される。従って、本発明においては、第１の
バッファメモリの特定のセットに対応する主記憶のブロ
ックが多数集中的にかたよってアクセスされるような事
態が発生した場合でも、これらのブロックを第２のバッ
ファメモリに割当てることにより、特定のセットにおけ
る層換えの頻繁な発生を阻止できることになり、バッフ
ァメモリ上で必要な情報が見出される確率（ヒットレィ
ト）を向上させることができる。従って、本発明の目的
は、高いヒットレィトをもつバッファメモリシステムを
提供することにあり、特に、主記憶のアクセスのかたよ
りに対しても性能の低下が少ないバッファメモリシステ
ムを提供することにある。

次に、図面を用いて本発明のバッファメモリシステムの
実施例を説明する。

本実施例においては、主記憶はアドレスとして２０ビッ
トのバイトアドレスが使われるものとする。

また、１ブロックは３２バイトであるとする。従って、
主記憶上のブロックは、１５ビットでアドレスされるこ
とになる。第１および第２のバッファメモリは、ともに
１２８のセットをもち、第１および第２のバッファメモ
リの各セットは、２つのブロックからなる。即ち、第１
および第２のバッファメモリの各セットには対応する主
記憶のセットに属する２個のブロックが格納できること
になる。第１のバッファメモリにおいては、１５ビット
のブロックアドレスの下位７ビット、即ち第９から第１
５がそのままセットアドレスとして使用されるが、第２
のバッファメモ川こおいては、ブロックアドレスの第９
から第１５ビットまでの各ビットが上位の第２から第８
ビットの７ビットの各ビットと、論理和をとられ、その
結果である７ビットがセットアドレスとして使用される
。本発明においては、主記憶のあるアドレスがアクセス
されたとき、そのアドレスに対応するブロックは第１の
バッファメモリにおけるあるセットの２個のブロックお
よび第２のバッファメモ川こおける他のセットの２個の
ブロックに格納し得ることになる。

本実施例においては、ある特定のセットにおいて、頻繁
なブロックの暦換えが集中的に発生するのを防ぐための
ブロックのおきかえ（以下リプレースとよぶ）の情報と
して、第１および第２のバッファメモリの各セットにお
いて、ある期間でリプレースの発生した回数が保持され
る。

第１および第２のバッファメモリのいずれにおいても必
要なブロックが見出されないときに、第１および第２の
のバッファメモリの対応するセットのリプレースの回数
を調べ、回数の少し、バッファメモリに対してリプレー
スを行う。第１図は本発明の第１の実施例の構成を示す
ブロック図である。

本実施例においては、主記憶上のブロックは、第１およ
び第２のバッファメモリアレイ１１および１２に格納さ
れるが、現在バッファメモリに保持されているブロック
を管理するために「第１および第２の管理テーブル２お
よび４が用意される。

管理テーブル２，４はバッファメモリの１２８個のセッ
トに対応して１２８個のェントリをもち「各ェントリは
、バッファメモリの各セットあたり２個のブロックに対
して、第１および第２のブロックアドレス部２１および
２２，４１および４２をもつ。第１および第２の管理テ
ーブル２，４の各ェントリは、また、各セットにおいて
発生したりプレースの回数を保持するための８ビットの
カウント部２３および４３をもつ。更に各セットにおけ
る第１および第２のブロックの使用順序を保持するため
のカレントフラグその他の制御情報を含む制御部２４，
４４をもつ。第１の管理テーブル２には、アドレスレジ
スタ１の第９から第１５ビットまでの７ビットがアドレ
スＳＡＩとして印加されている。

また、アドレスレジスタ１の第１から第８すでの８ビッ
トがブ。ックアドレスとして第１および第２のブロック
アドレス部２１，２２，２３，２４に印加されている。
第１の管理テーブルからセットアドレスＳＡＩにより読
出される第１および第２のブロックアドレス部２１，２
２の値は、第１および第２の比較回路３１および３２の
一方の入力に印加されている。

第１および第２の比較回路３１，３２の他方の入力には
、アドレスレジスタ１の第１から第きビットの値が印加
されている。第１の管理テーブル２のカウント部２３の
出力は第１のカウンタレジスタ７に印加され、第１のカ
ウンタレジスタ７の出力は、カウント部２３に印加され
ている。

第１のカウンタレジスタ７の出力は、カウント比較回路
９の一方の入力に印加されている。第２の管理テーブル
くには、アドレスとして第２のセットアドレスＳＡ２が
印加され、ブロックアドレスとしては、第１の管理テー
ブル２と同じ〈、アドレスレジスタの第１から第８ビッ
トの値が印加されている。

第２の管理テーブル４に印加される第２のセットアドレ
スＳＡ２としては、アドレスレジスタ１の第２から第８
ビットまでの７ビットおよび第９から第１５ビットまで
の７ビットが７個の排他的論理和回路６に各々入力され
、第２ビットと第９ビット、第３ビットと第１０ビット
，…の７ビットの排他的論理和が使用される。

第２の管理テーフル４の他の部分および第２のバッファ
メモリの第１および第２の比較回路の構成等は第１のバ
ッファメモリと同様であり、セットアドレスＳＡ２によ
り読み出される第１および第２のブロックアドレス部４
１，４２の値は第１および第２の比較回路５１，５２の
一方の入力に加えられ、前記第１および第２の比較回路
５１，５２の他の入力にはアドレスレジスタ１の第１か
ら第８ビットの値が印加されれている。又、第２の管理
テーブル４のカウント部４３の出力は、カウンタレジス
タ８の入力に、カウンタレジスタ８の出力はカウント部
４３の入力およびカウント比較回路９の他方の入力に印
加されている。次に、本実施例の動作を説明する。

なお、これらの動作は制御回路１０の制御のもとに行わ
れる。

中央処理装置（図示せず）から、メモリアクセス要求が
あると、アドレスレジスタ１に印加されている主記憶ア
ドレスを格納し、この値により第１あるいは第２のバッ
ファメモリアレイ１１，１２に要求されたブロックがあ
るかどうかがチェックされる。

即ち、第１および第２のセットアドレスＳＡＩおよびＳ
Ａ２を用いて第１および第２の管理テーブルが読出され
、第１および第２のバッファメモリの第１および第２の
比較回路３１，３２および５１，５２において、謙出さ
れたブロック部の値と、アドレスレジスターのブロック
アドレス（第１から第８ビット）が比較される。

第１および第２のバッファメモリのいずれかに必要な情
報が存在する場合、即ち、第１あるいは第２のバッファ
メモリの第１あるいは第２の比較回路３１，３２あるい
は５１，５２のいずれかで−致が検出されたとき、対応
する管理テーフル２、あるいは４の制御部２４，４４に
含まれる力レントフラグを更新するとともに対応するバ
ッファメモリアレイ１１あるいは１２の対応するアドレ
スに対してアクセスが行われる。

即ち、第１のバッファメモリアレイに対してアクセスが
行われる場合には、アドレスレジスタ１のセットアドレ
スＳＡ１、比較回路３１，３２に対応して、制御回路１
０から出力される第１あるいは第２のブロックの選択ア
ドレスＢＳ１「フロック内のアドレスを指定するための
アドレスレジスタ１のブロック内アドレスＢＡをアドレ
スとして、制御信号ＭＣＩが印加され、第２のバッファ
メモリアレイに対してアクセスが行われる場合には、第
２のセットアドレスＳＡ２、フロックの選択アドレスＢ
Ｓ２、ブロック内アドレスＢＡをアドレスとして制御回
路１０から制御信号ＭＣ２が印加される。

必要な情報がバッファメモリに存在しない場合、即ち、
比較回路３１，３２，５１，５２のいずれにおいても一
致が検出されない場合には、要求されたブロックを新た
に格納すべきバッファメモリアレイ１１あるいは１２を
定めるために次の処理が行われる。

即ち、カウント比較回路９により、第１および第２の管
理テーブルと２，４のカウント部２３，４３から謙出さ
れ、第１および第２のカウントレジス夕７および８に格
納されている値が比較される。第１のバッファメモリの
対応するセットにおけるリプレースの回数が第２のバッ
ファメモリの対応するセットよりも少し、場合、あるい
は等しい場合、即ち、第１のカウンタレジスタ７の値が
第２のカウンタレジスタ８の値よりも４・さし、か等し
いときには、第１のバッファメモリがリプレースのため
に選ばれる。このときは、第１の管理テーブル２の制御
部２４のカレントフラグが調べられ、古くアクセスされ
た方のブロックがリプレースの対象として選ばれ、選ば
れたバッファメモリアレイ１１のブロックに対してリプ
レース処理を行う、即ち、主記憶からアドレスレジスタ
ーで指定されるブロックを取込むとともに、第１の管理
テーブルの対応するブロックアドレス部２１あるいは２
２にアドレスレジスタ１の第１から第８ビットのブロッ
クアドレスを書込む。同様に、第１のカゥンタレジスタ
７の値が第２のカゥンタレジスタ８の値よりも大きい場
合には第２のバッファメモリかりプレースの対象として
選ばれ、同様の処理が行われる。

なお、このとき選ばれたバッファメモリに対応するカゥ
ンタレジスタ７あるいは８の値はカウントアップされ、
カウントアップされた値が第１あるいは第２の対応する
管理テーブル２あるいは４のカウント部２３あるいは４
３に戻される。そして、カウントアップに際してオーバ
ーフロウが発生した場合には、第１および第２の管理テ
ーブル２，４のカウント部２３，４３に対してリセット
指令が出され、カウント部２３，４３の値はすべて０の
リセットされる。これは、第１のバッファメモリのある
セットに対応する主記憶上のブロックは、第２のバッフ
ァメモリにおいて複数個のセットに対応するため、全セ
ットのカウンタ部をリセットすることが必要なために行
われる。これにより、第１およ第２のバッファメモリの
各セットにおけるリプレースの発生回数が新たにカウン
トされ始められることになる。以上、本発明の第１の実
施例を説明したが、第１の実施例においては、管理テー
ブル２，４のカウント部２３，４３は消去信号により全
ワードが一括してリセットきるような構造をもつ記憶素
子も用いるとしたが、このような一括リセットのできな
い構造の記憶素子を用いる場合には制御回路１川ま管理
テーブルの全セットに対応するアドレスを順次印加しつ
つカウント部に０を書込むための制御を行うことが必要
になる。

この場合にはカウント部２３，４３のリセットに時間が
かかる。これが問題になる場合の第２および第３の実施
例を次に示す。次に第２図のブロック図を用いて本発明
の第２の実施例について説明する。

第２図に示すように、第２の実施例においては、第１お
よび第２の管理テーブル２，４は各４ビットの第１およ
び第２のカウント部２３１，２３２，４３１，４３２を
もち、ある時点ではその一方が使用される。

第１および第２のカウント部のいずれが現在使用されて
いるかは制御回路１０に設けられたカウンタ制御フラグ
１０１により指定される。中央処理装置からのメモリア
クセスに際し、第１の実施例と同様に、第１および第２
の管理テーブル２，４が読出され、比較回路３１，３２
，５１，５２においてブロックアドレスの比較が行われ
るが、これと同時に現在使用中でないカウント部の内容
は６にリセットされる。

リプレースに際して、カウンタレジスタ７，８でオーバ
ーフロウが発生した場合には、制御回路１０のカウンタ
制御フラグ１０１が変更され、もう一方のカウント部の
値が以後使用されることになる。このときまでに、第１
および第２の管理テーブル２，４のそれまで使用されて
いなかったカウント部のほぼ全部が各メモリアクセスに
おいてクリアされているので、本実施例においては、カ
ウンタレジスタのオーバーフロゥ時に、全力ウント部の
クリアを行う必要がない。次に、第３図のブロック図を
用いて第３の実施例について説明する。第３の実施例に
おいては、第３図の示すように制御回路１０にカゥンタ
１０２が設けられる。

第１の実施例の場場合と同様に、メモリのアクセスに際
して第１あるいは第２のバッファメモリで必要な情報が
見出されないとき、一方のバッファメモリが選択され、
対応するアドレスレジスタ７あるいは８がカウントアッ
プされるが、このときカウンタレジスタ７あるいは８で
オーバーフロウが起るとき、即ち、全ビットが値１をも
つ場合には、このカウントアップは行わず、かわりに制
御回路１０内に設けた制御カウンタ１０２をカウントア
ップする。制御カウンター０２がオーバーフロウしたと
きに、第１および第２の管理テーブル２，４のカウント
部２３，４３の内容のリセットを行う。

これによりカウント部のＩＪセットを行う回数を少くす
ることができる。同様に、第２の実施例においても、カ
ウンタレジスタでのオーバーフロウの回数を教え、ある
回数毎にカゥンタ部を切換えることにより、カウンタ部
のクリアをより確実に行うことができる。以上、第１か
ら第３の実施例においては、ある主記憶アドレスに対応
する第１および第２のバッマァメモリの特定のセットに
おいて集中的にリプレースが発生することを防ぐための
りプレース情報として、各セット毎にそのセットにおい
て発生したりブレースの回数を管理テーフル２，４のカ
ウント部２３，４３により管理１これが等しくなるよう
な制御を行なっているが、他の手段によりこれを実現す
ることも可能である。次に第４図により本発明の第４の
実施例について説明する。本実施例においては、リプレ
ース情報として第１および第２のバッファメモリの各ブ
ロックがバッファメモ川こ取込まれた順序が管理される
。このために、第１および第２の管理テーブル２，４は
バッファメモリの第１および第２のブロック内に対応し
て第１および第２のカウント部２３３，２３４および４
３３，４３４が設けられる。また、第１および第２の管
理テーブル２，４から読出されたこれらのカウント部の
最小の値を検出するための比較回路９１が設けられる。
また、制御回路１０内にはリプレースの順序をカウント
するためのカウンタ１０３が設けられる。リプレースに
際して、要求されたアドレスに対応する第１および第２
の管理テーブルの対応するセットの第１および第２のカ
ウント部２３３，２３４，４３３，４３４の値が謙出さ
れた比較回路９１において、その中で最小の値が検出さ
れ、その最４・の値に対応するブロック、即ち、最も古
くリプレースの行わわれたブロックがリプレースの対象
として選ばれるとともに、この対応するカウント部に、
制御回路１０内のカウンタ１０３の値が戻され、カウン
タ１０３の値はカウントアップされる。カウンタ１０３
がオーバーフロウした場合には、第１および第２の管理
テーブル２，４の第１および第２のカウント部２３３，
２３４，４３３，４３４の値はリセットされる。第５の
実施例においては、リプレース情報として第１および第
２のバッファメモリの各セットにおいて、リプレースが
行われた順番が管理テーフル２，４のカウント部２３，
４３で管理される。

リプレースに際して、リプレースの候補となる第１およ
び第２のセットにおけるカウント部の値を比較し、カウ
ント部に小さい値をもつ管理テーブルに対応するバッフ
ァメモリ、即ち、古くリプレースの行われた方のバッフ
ァメモリがリプレースの対象として選ばれる。選択され
た第１あるいは第２のバッファメモリの対応する第１あ
るいは第２のブロックのいずれを選択するかは第１の実
施例の場合と同様に管理テーブル２，４の制御部２４，
４４のカレントフラグにより行われるものとする。以上
、本発明に実施例について説明したが、本発明の主旨は
、セットへの割当ての方の異なる少〈とも２個のバッフ
ァメモリを用意することにより、特定のセットにおける
リプレースの頻繁な発生を阻止し、これによりバッファ
メモリで必要な情報の見出される確率を高めようとする
ことにあり、この主旨に反しない限りいくつかの実現方
法があることは明らかであろう。

たとえば、本実施例におけるセット数、セットあたりの
バッファメモリのブロック数、カウント部のビット数等
は実現に際して適当な値が選択されるであろう。

また、以上の実施例においては、第１のバッファメモリ
の特定のセットに対応する主記憶上のブロックを第２の
バッファメモリにおいては、複数のセットに分散させる
ための方法として、前述のように第１および第２のセッ
トアドレスを生成しているが、必ずしもこのような構成
にする必要はなく、前述の主旨に反しない限り各種の作
成方式が可能である。

たとえば、実施例における第２ビットから第８ビットの
配列を逆にし、第２ビットと第１５ビット、第３ビット
と第１４ビット、・・・の排他的論理和出力を第２のセ
ットアドレスとしてもよい。また、第２のセットアドレ
スを作るために必ずしも論理演算を施す必要はなく、こ
れらのセットアドレスは、第１および第２のバッファメ
モリにおいて必要な情報が見出される確率を高くするよ
うな組合わせが選択されるであろう。また、第５の実施
例における各セットのリプレースの順序を管理するカウ
ント部を第２の実施例と同様に２つ設け、切換えて使用
することにより、カウンタのオーバーフロウに際しての
管理テーフル２，４のリセットを行わないような構成も
可能である。なお、以上の本発明の実施例の説明におい
ては、各メモリアクセス、リプレースにおけるバッファ
メモリの管理テーブルの詳細な操作、リプレースにおけ
る主記憶、バッファメモリ間のブロック輸送の詳細な動
作、あるいは各メモリアクセスにおける中央処理装置と
のデータの授受等の詳細な動作、また各実施例における
動作を実現するための制御回路の具体的な構成等につい
ては本発明の主旨とは直接関係ないので詳しくは述べて
いないがこれらは従来知られている技術により容易に実
現できることは明らつ）であろう。

【図面の簡単な説明】

第１図は本発明のバッファメモリシステムの第１の実施
例を示すブロック図、第２図は本発明の第２の実施例を
示すブロック図、第３図は本発明の第３の実施例を示す
ブロック図、第４図は本発明の第４の実施例を示すブロ
ック図である。 １はアドレスレジスタ、２は第１のバッファメモリの管
理テーフル、４は第２のバッファメモリの管理テーフル
、６は排他的論理和回路、７，８はカウンタレジスタ、
９は比較回路、１川ま制御回路、１１，１２は第１およ
び第２のバッファメモリアレイ、３１，３２，５１，５
２は比較回路を示す。 オー図 汁２図 オ３図 才４図

Claims (1)

【特許請求の範囲】
1. １ 主記憶アドレスのあるビツト位置の組合わせをセツ
   トアドレスとして用いるセツトアソシアテイブ方式の第
   １のバツフアメモリと、主記憶アドレスの他のビツト位
   置の組合わせをセツトアドレスとして用いるセツトアソ
   シアテイブ方式の第２のバツフアメモリと、前記第１お
   よび第２のバツフアメモリの各セツトにおけるリプレー
   スに関する情報を管理する手段と、メモリへのアクセス
   に際して要求されたアドレスを含むブロツクが前記第１
   および第２のバツフアメモリのいずれにおいても見出さ
   れない場合に、前記第１および第２のバツフアメモリの
   対応するリプレース情報を参照し、これらによりリプレ
   ースを行うべき一方のバツフアメモリを決定する手段と
   をもつことを特徴とするバツフアメモリシステム。