JPS6030203A - プッシュプル回路の保護回路 - Google Patents
プッシュプル回路の保護回路Info
- Publication number
- JPS6030203A JPS6030203A JP58138840A JP13884083A JPS6030203A JP S6030203 A JPS6030203 A JP S6030203A JP 58138840 A JP58138840 A JP 58138840A JP 13884083 A JP13884083 A JP 13884083A JP S6030203 A JPS6030203 A JP S6030203A
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- Japan
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- circuit
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、特に低電圧、広帯域のゾッンユフ０ル回路
の出力段において、短絡電流などの過大電流を制限する
ようにした保護回路に関する。
の出力段において、短絡電流などの過大電流を制限する
ようにした保護回路に関する。
一般に、低電圧、広帯域用のシッフニゲル回路として第
１図に示す回路が知られている。即ち、入力端子１にペ
ースが共通に接続されたエミッタフォロワを構成するＮ
ＰＮ型、及びＰＮＰ型の入力トランジスタＱ１ 、Ｑ２
の出力により、各々給仕の異なる出力トランジスタＱａ
、Ｑｓを駆動するものである。第１図中２は出力端子
、ＲｌｙＲｌｌは抵抗、Ｖｃｃは正電圧、Ｖｉｎｌｄ入
力電圧、ｄＮＤは接地、■ｏｕｔは出力電圧である。
１図に示す回路が知られている。即ち、入力端子１にペ
ースが共通に接続されたエミッタフォロワを構成するＮ
ＰＮ型、及びＰＮＰ型の入力トランジスタＱ１ 、Ｑ２
の出力により、各々給仕の異なる出力トランジスタＱａ
、Ｑｓを駆動するものである。第１図中２は出力端子
、ＲｌｙＲｌｌは抵抗、Ｖｃｃは正電圧、Ｖｉｎｌｄ入
力電圧、ｄＮＤは接地、■ｏｕｔは出力電圧である。
この第１図に示すような、エミッタフォロアで構成した
入力段をもつ回路では、出力が短絡嘱または過大入力時
に、定格電流をこえる電流が、出力トランジスタＱＳＩ
Ｑ４に流れ破壊される。
入力段をもつ回路では、出力が短絡嘱または過大入力時
に、定格電流をこえる電流が、出力トランジスタＱＳＩ
Ｑ４に流れ破壊される。
この破壊をさけるだめの、従来の保護回路の−例として
、第２図（、）と（ｂ）に示した回路がある。
、第２図（、）と（ｂ）に示した回路がある。
第２図（−）では出力トランジスタＱ３１Ｑ４のエミッ
タに保護用の抵抗ＲＥを接続し、その電圧降下により、
出力電流が制限され出力トランジスタＱ３＃Ｑ４の保護
をしている。この回路では次のような問題がある。
タに保護用の抵抗ＲＥを接続し、その電圧降下により、
出力電流が制限され出力トランジスタＱ３＃Ｑ４の保護
をしている。この回路では次のような問題がある。
■ 負荷に容量ＣＬが付くと、抵抗ＲＥは出力インピー
ダンスＲＱに加算されて時定数が大きくなり、帯域内に
不要な極ができ易くなる。極があられれる周波数をｆｃ
とすると、 で表わせる。
ダンスＲＱに加算されて時定数が大きくなり、帯域内に
不要な極ができ易くなる。極があられれる周波数をｆｃ
とすると、 で表わせる。
■ プッシュプル回路が、増幅器といっしょに帰還ルー
プの中に入った場合は発振し易くなり、やはり広帯域化
は困難となる。
プの中に入った場合は発振し易くなり、やはり広帯域化
は困難となる。
第２図（ｂ）では、トランジスタＱ３、Ｑ４のコレクタ
に保膜用抵抗Ｒｃを接続し、これによる電圧降下でコレ
クタ電流ＩＣを制限し、トランジスタＱｓ＝Ｑａを保護
する。この回路では次のような問題点がある。
に保膜用抵抗Ｒｃを接続し、これによる電圧降下でコレ
クタ電流ＩＣを制限し、トランジスタＱｓ＝Ｑａを保護
する。この回路では次のような問題点がある。
■ 抵抗Ｒｅの抵抗値を大きくしなければ効果はない。
したがって、電圧降下が大きくなる分だけ、通常動作時
のダイナミックレンジが狭くなり、低電源電圧動作にお
いては大振幅の出力が得られない。
のダイナミックレンジが狭くなり、低電源電圧動作にお
いては大振幅の出力が得られない。
■ 出力トランジスタＱ８＝Ｑ４のペース・コレクタ容
量がミラー容量となり、大きな抵抗Ｒｃである程、ミラ
ー効果は大となり帯域を狭くする要因となる。
量がミラー容量となり、大きな抵抗Ｒｃである程、ミラ
ー効果は大となり帯域を狭くする要因となる。
上記の第２図（ａ） ＋ （ｂ＋のような従来の回路は
、短絡時などにおける出力トランジスタの過電流保護の
回路としては素子数が少ないという利点がある。しかし
、低電圧、低消費電力、そして広帯域のトランジスタ増
幅器には向かない。また、集積回路にする場合、外部接
続による補償は、県債化に反することになる。
、短絡時などにおける出力トランジスタの過電流保護の
回路としては素子数が少ないという利点がある。しかし
、低電圧、低消費電力、そして広帯域のトランジスタ増
幅器には向かない。また、集積回路にする場合、外部接
続による補償は、県債化に反することになる。
この発明は上記の欠点を改良したもので、プッシュプル
回路において、低電源電圧で大振幅出力信号レベルを確
保し、なおかつ広帯域化を容易とする過電流保腹を行い
得るプッシュプル回路の保護回路を提供することを目的
とする。
回路において、低電源電圧で大振幅出力信号レベルを確
保し、なおかつ広帯域化を容易とする過電流保腹を行い
得るプッシュプル回路の保護回路を提供することを目的
とする。
本発明は、プツシ−プルトランジスタ増幅回路において
、負荷短絡時または過大入力時に、出力トランジスタの
定格値を超える電流が、化カドラン・ゾスタに流れ、出
力トランジスタが破壊さｉ′１．るのを防ぐため、出力
トランジスタのコレクタに負荷短絡時などにおける過大
電流を検出する検出抵抗を設け、この検出抵抗の過大電
流検出時に生じる重圧により、トランジスタをオン状態
にして、このトランジスタの出力により出力トランジス
タのペース電流を引くことにより、出力トランジスタを
オフ状態にし、短絡電流などの過大電流を制限するもの
である。
、負荷短絡時または過大入力時に、出力トランジスタの
定格値を超える電流が、化カドラン・ゾスタに流れ、出
力トランジスタが破壊さｉ′１．るのを防ぐため、出力
トランジスタのコレクタに負荷短絡時などにおける過大
電流を検出する検出抵抗を設け、この検出抵抗の過大電
流検出時に生じる重圧により、トランジスタをオン状態
にして、このトランジスタの出力により出力トランジス
タのペース電流を引くことにより、出力トランジスタを
オフ状態にし、短絡電流などの過大電流を制限するもの
である。
以下図面を参照して本発明の一実施例を詳細に説明する
。即ち、第３図に示すように、入力電圧Ｖｉｎが印加さ
れる入力端子１には、ペースが共通に接続されたエミッ
タフォロワを構成するＮＰＮ ｇ 、及びＰＮＰ Ｗの
入カトランジスタＱｌｌＱ２０ペースが接続され、この
トランジスタＱ＋＋Ｑｚのそれぞれエミッタは各々極性
の異なる出力トランジスタＱａ＝Ｑ３のペースに接続さ
れる。前記トランジスタＱ１は、エミッタが抵抗Ｒ１を
介して接地ＧＮＤに接続され、コレクタが電圧ｖｃｏに
接続される。前記トランジスタＱ２は、コレクタが接地
ＧＮＤに接続され、エミッタが抵抗Ｒ２を介して電圧ｖ
ｃｃに接続される。前記トランジスタＱｓ＝Ｑａはエミ
ッタが共通接続されて出力電圧Ｖ。ｕｔを取り出す出力
端子２に接続される。以上によってブツシュグル増幅回
路の出力段が構成される。
。即ち、第３図に示すように、入力電圧Ｖｉｎが印加さ
れる入力端子１には、ペースが共通に接続されたエミッ
タフォロワを構成するＮＰＮ ｇ 、及びＰＮＰ Ｗの
入カトランジスタＱｌｌＱ２０ペースが接続され、この
トランジスタＱ＋＋Ｑｚのそれぞれエミッタは各々極性
の異なる出力トランジスタＱａ＝Ｑ３のペースに接続さ
れる。前記トランジスタＱ１は、エミッタが抵抗Ｒ１を
介して接地ＧＮＤに接続され、コレクタが電圧ｖｃｏに
接続される。前記トランジスタＱ２は、コレクタが接地
ＧＮＤに接続され、エミッタが抵抗Ｒ２を介して電圧ｖ
ｃｃに接続される。前記トランジスタＱｓ＝Ｑａはエミ
ッタが共通接続されて出力電圧Ｖ。ｕｔを取り出す出力
端子２に接続される。以上によってブツシュグル増幅回
路の出力段が構成される。
保■回路は次のように構成される。
先ず、出力トランジスタＱ３の保護回路について述べる
と、トランジスタＱ３のコレクタには検出用トランジス
タＱ５のペースが接続され、この検出用トランジスタＱ
６のエミッタは電圧ｖｃｃに接続され、かつトランジス
タＱ５のぺ一ス・エミッタ間には、検出用抵抗Ｒ３が接
続される。過大電流ＩｍａＸが流れた時に、検出用トラ
ンジスタＱＩｉがオン状態になるように検出用抵抗Ｒ３
の値を決定する。これが検出回路の構成である。検出用
トランジスタＱ５のコレクタは、スイッチング用トラン
ジスタＱＢのペースに接続され、このスイッチング用ト
ランジスタＱ。
と、トランジスタＱ３のコレクタには検出用トランジス
タＱ５のペースが接続され、この検出用トランジスタＱ
６のエミッタは電圧ｖｃｃに接続され、かつトランジス
タＱ５のぺ一ス・エミッタ間には、検出用抵抗Ｒ３が接
続される。過大電流ＩｍａＸが流れた時に、検出用トラ
ンジスタＱＩｉがオン状態になるように検出用抵抗Ｒ３
の値を決定する。これが検出回路の構成である。検出用
トランジスタＱ５のコレクタは、スイッチング用トラン
ジスタＱＢのペースに接続され、このスイッチング用ト
ランジスタＱ。
のエミッタは接地ＧＮＤに接続される。このスイッチン
グ用トランジスタＱ８のペース・エミッタ間には抵抗Ｒ
５が接続され、このトランジスタＱＢのコレクタは出力
トランジスタＱ３のペースに接続さノする。スイッチン
グ用トランジスタＱｓがオン状態になると、トランジス
タＱ３のペース電圧は、抵抗Ｒ２に電流が多く流れるこ
とにより動作点がサチレーション領域となり、出力トラ
ンジスタＱ３はオフ状態となる回路を構成している。
グ用トランジスタＱ８のペース・エミッタ間には抵抗Ｒ
５が接続され、このトランジスタＱＢのコレクタは出力
トランジスタＱ３のペースに接続さノする。スイッチン
グ用トランジスタＱｓがオン状態になると、トランジス
タＱ３のペース電圧は、抵抗Ｒ２に電流が多く流れるこ
とにより動作点がサチレーション領域となり、出力トラ
ンジスタＱ３はオフ状態となる回路を構成している。
同様に、出力トランジスタＱ４の保護回路については、
出カドラン・クスタＱ４のコレクタには、検出用トラン
ジスタＱ６のペースが接続され、前記検出用トランジス
タＱ６のエミッタは接地ＧＮＤ Ｋ接続さ九、このトラ
ンジスタＱ６のペース・エミッタ間には検出用抵抗Ｒ４
が接続されている。検出用抵抗Ｒ４に過大電流が流れた
時に、検出用トランジスタＱ６がオン状態となるように
検出用抵抗Ｒ４の値を決定する。前記検出用トランジス
タＱ６のコレクタはスイッチング用トランジスタＱ７０
ベースに接続され、このスイッチング用トランジスタＱ
７のエミッタは電圧ｖｃｃに接続される。このトランジ
スタＱ７のペース・エミッタ間には抵抗Ｒ６が接続さハ
１、トランジスタＱ７のコレクタは出力トランジスタＱ
４のペースに接続される。スイッチング用トランジスタ
Ｑ７がオン状態になることにより、出力トランジスタＱ
４は抵抗Ｒ１の電圧降下によって、動作点がサチレーシ
ョン領域になり、出力トランジスタＱ４はオフ状ｐ、―
となる回路を構成している。
出カドラン・クスタＱ４のコレクタには、検出用トラン
ジスタＱ６のペースが接続され、前記検出用トランジス
タＱ６のエミッタは接地ＧＮＤ Ｋ接続さ九、このトラ
ンジスタＱ６のペース・エミッタ間には検出用抵抗Ｒ４
が接続されている。検出用抵抗Ｒ４に過大電流が流れた
時に、検出用トランジスタＱ６がオン状態となるように
検出用抵抗Ｒ４の値を決定する。前記検出用トランジス
タＱ６のコレクタはスイッチング用トランジスタＱ７０
ベースに接続され、このスイッチング用トランジスタＱ
７のエミッタは電圧ｖｃｃに接続される。このトランジ
スタＱ７のペース・エミッタ間には抵抗Ｒ６が接続さハ
１、トランジスタＱ７のコレクタは出力トランジスタＱ
４のペースに接続される。スイッチング用トランジスタ
Ｑ７がオン状態になることにより、出力トランジスタＱ
４は抵抗Ｒ１の電圧降下によって、動作点がサチレーシ
ョン領域になり、出力トランジスタＱ４はオフ状ｐ、―
となる回路を構成している。
上記の保欣回路の構成により、出力トランジスタＱ！＝
Ｑ４に過大な電流が流れるのを防止できる。特に、出力
端子２が短絡した場合に有効で、出力トランジスタＱ３
ＦＱ４に流すことができる最大電流を検出用抵抗Ｒ３＊
Ｒ４と、検出用トランジスタＱｓ＝Ｑｓ との割合で決
めることができる。
Ｑ４に過大な電流が流れるのを防止できる。特に、出力
端子２が短絡した場合に有効で、出力トランジスタＱ３
ＦＱ４に流すことができる最大電流を検出用抵抗Ｒ３＊
Ｒ４と、検出用トランジスタＱｓ＝Ｑｓ との割合で決
めることができる。
以上述べたように本発明によれば次のような効果がある
。
。
■ 短絡した場合の出力トランジスタの促成が少ない部
品で簡単に出来る。
品で簡単に出来る。
■ 出力トランジスタのコレクタに接続する抵抗は小さ
い抵抗値のものでよい。
い抵抗値のものでよい。
１ｍ１ｋＸ・Ｒ＝ ＶＢＢ ＃ ０．７になればよいの
で、出力電流の最大値により抵抗値が決まる。
で、出力電流の最大値により抵抗値が決まる。
■ 抵抗が小さくできるだけ、電圧降下が少なく、ダイ
ナミックレンジを広くできる。
ナミックレンジを広くできる。
■ 検出抵抗Ｒ３ｐＲ４が小さくなると、出力トランジ
スタＱｓｔＱ４のミラー容量と抵抗Ｒ３＊Ｒ４による周
波数帯域の制限から開放される。
スタＱｓｔＱ４のミラー容量と抵抗Ｒ３＊Ｒ４による周
波数帯域の制限から開放される。
■ 上記のようなことから、短絡時の保護が確実になる
と共に、通常動作時の特性が向上する。従って、低電圧
、広帯域の増幅器の出力保護に適している。１だ外部補
償の必要がないため、集積回路に向いている。
と共に、通常動作時の特性が向上する。従って、低電圧
、広帯域の増幅器の出力保護に適している。１だ外部補
償の必要がないため、集積回路に向いている。
なお、以上の説明で、入力段のエミッタホロワに使用し
ている負荷は抵抗Ｒ１，Ｒ２に限定されるものではなく
、電流源であっても同様の効果がある。
ている負荷は抵抗Ｒ１，Ｒ２に限定されるものではなく
、電流源であっても同様の効果がある。
第１図は従来のブツシュゾル増幅回路を示す回路図、第
２図は従来のブツシュゾル回路の保護回路を示す回路図
、第３図は本発明の一実施例を示す回路図である。 １・・・入力端子、２・・・出力端子、Ｑ１１Ｑ２・・
・入力トランジスタ、ＱｇｙＱ４・・・出力トランジス
タ、Ｑｓ ｚ Ｑ６・・・検出用トランジスタ、Ｑ７゜
Ｑｓ・・・スイッチング用トランジスタ、Ｒ１。 Ｒ２＋ Ｒ３ｓ Ｒ４ｐ Ｒｓ ｐ Ｒｓ・・・抵抗、
ＲｎｔＲｃ・・・保護用抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 （ａ） （ｂ） 第３図
２図は従来のブツシュゾル回路の保護回路を示す回路図
、第３図は本発明の一実施例を示す回路図である。 １・・・入力端子、２・・・出力端子、Ｑ１１Ｑ２・・
・入力トランジスタ、ＱｇｙＱ４・・・出力トランジス
タ、Ｑｓ ｚ Ｑ６・・・検出用トランジスタ、Ｑ７゜
Ｑｓ・・・スイッチング用トランジスタ、Ｒ１。 Ｒ２＋ Ｒ３ｓ Ｒ４ｐ Ｒｓ ｐ Ｒｓ・・・抵抗、
ＲｎｔＲｃ・・・保護用抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 （ａ） （ｂ） 第３図
Claims (1)
- 入力端子にペースが共通に接続されたエミッタフォロワ
を構成するＰＮＰ型、及びＮＰＮ ｍの入力トランジス
タの出力により、各々極性の異なる出力トランジスタを
駆動するブツシュグル回路において、それぞれの出力ト
ランジスタに対応して設けられ、前記出カドラン・ゾス
タのコレクタに接続している検出抵抗が、出力短絡時な
どにおける過大電流を検出し、前記検出抵抗の電圧降下
によりオン状態になる検出用１ランジスタによる、それ
ぞれの検出回路をもち、この検出回路の出力により、オ
ンオフ状態になるスイッチング用トランジスタのスイッ
チング動作により、前記出力トランジスタのペース電流
を引くことにより、出力トランジスタをオフ状態にし、
短絡電流などの過大電流を制限することを特徴とするプ
ツシ−プル回路の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138840A JPS6030203A (ja) | 1983-07-29 | 1983-07-29 | プッシュプル回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138840A JPS6030203A (ja) | 1983-07-29 | 1983-07-29 | プッシュプル回路の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030203A true JPS6030203A (ja) | 1985-02-15 |
Family
ID=15231425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138840A Pending JPS6030203A (ja) | 1983-07-29 | 1983-07-29 | プッシュプル回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030203A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11050390B2 (en) | 2019-09-03 | 2021-06-29 | Kabushi Kaisha Toshiba | Amplifier circuit |
-
1983
- 1983-07-29 JP JP58138840A patent/JPS6030203A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11050390B2 (en) | 2019-09-03 | 2021-06-29 | Kabushi Kaisha Toshiba | Amplifier circuit |
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