JPS6030275A - 符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、例えばファクシミリのデータ圧縮処理に用い
られる符号化回路に関する。

〔発明の技術的背景とその問題点〕

従来、ファクシミリ等においては、送信画像信号が充電
変換されて伝送される場合、高速伝送を実現するために
送信画像信号（イメージデータ）はデータ圧縮処理が行
なわれて伝送されるように構成されている。このデータ
圧縮処理では、通常送信画像信号が画像信号を構成する
白、黒画素の時間長に応じて符号化される、即ち冗長度
抑圧符号化方式が使用されている。

このようなデータ圧縮処理に使用される符号化方式には
、シンレングス符号化方式（例えばモディファイドハフ
マン符号方式）および符号化モード方式（モディファイ
ドリード方式）等がある。これらの各符号化方式では、
送信される画像に対する各走査ラインの画像信号が所定
のアルゴリズムで不定長の符号データに変換される。第
１図は上記モディファイドハフマン（Ｍｏｄｉｆｉｅｄ
　Ｈｕｆｆｍａｎ　）符号方式（以下ＭＨ方式と略称す
る）の符号化回路の一例である。この符号化回路では、
第１図に示すランレングスレジスタ１０に２ンレングス
データが、図示しないランレングスカウンタから格納さ
れる。ランレングスデータは、ファクシミリ信号におい
て白または黒の画素の連続する長さくランレングス）に
応じたデータである。そして、ランレングスレジスタ１
０にランレングスデータがロードされると、ランレング
スに応じた符号データ（Ｍ　Ｈ方式の符号の最大長は１
３ピツト）が符号出力用ＲＯＭ（リードオンリメモリ）
１ノから並列に出力されて、レジスタ１２にロードされ
る。このレジスタ１２は、並列に入力された符号データ
を直列にシフトしてレジスタ１３に出カスる。この場合
、レジスタ１２にょシシフトされるビット数は符号長Ｒ
ＯＭを含む出力制御回路１４にょ多制御される。レジス
タ１３に一定幅（通常８ビツト）のデータが四−ト°さ
れた場合またはレジスタ１２のシフト出力が終了した場
合、レジスタ１２のシフト動作が停止する０そして、レ
ジスタ１３にロードされたデータが並列にバッファメモ
リ１５に出力される。

さらに、レジスタ１２にデータが残っていれば、上記と
同様にレジスタ１２がらデータがレジスタ１３にシフト
出力される。

このようにして、ランレングスに応じた符号データがバ
ッファメモリ１５に格納され、この／＜　ｙ　７　ｙメ
モリ１５がら例えばファクシミ゛りの受信側へ伝送され
る。しかしながら、上記のような符号化回路では、符号
データがバッファメモリ１５に格納される際、直列シフ
ト処理が行なわれるため、符号化処理時間が多大となる
（少なくとも符号長×１ビットシフト時間の処理時間が
必要）。したがって、データ圧縮処理速度が比較的遅く
なシ、結果的にファクシミリ等の伝送速度が遅くなる欠
点があった。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、その目的
は、ファクシミリ等のデータ圧縮処理において、符号化
処理を高速に行なうことができる符号化回路を提供する
ことにある。

〔発明の概要〕

本発明では、入力データに応じて所定のビット幅の符号
データを一定幅の出力データ単位毎に出力し、その出力
データ単位の符号データが最終データ単位か否かを指示
するエンドフラグおよびその最終データ単位における符
号データのビット数をそれぞれ出力する符号変換手段が
設けられる。上記入力データは被符号化４％号の符号を
決定する条件、出力データのシフトビット数および符号
データにおける出力データ単位毎の順番号からなる。上
記符号変換手段から出力されるエンドフラグは１変換サ
イクル毎にエンドフラグラッチ手段にラッチされる。こ
のエンドフラグラッチ手段でのエンド７２グがオンのと
き、上記符号変換手段から出力される符号データのビッ
ト数はシフトビット数としてシフトビットラッチ手段に
２ツチされる。上記符号変換手段から出力される符号デ
ータは、上記エンドフラグのオフ時にはそのまま符号デ
ータラッチ手段にラッチされる。またエンドフラグがオ
ンでかつ上記シフトビットラッチ手段のシフトビット数
が存在する場合には、符号変換手段から出力される符号
データおよび符号データラッチ手段のラッチ内容との論
理和データが符号データラッチ手段にラッチされるよう
に構成される。このような構成によシ、直列シフト処理
を行なうことなく、符号データを一定幅毎でしかも並列
に符号データラッチ手段に出力することができる。

〔発明の実施例〕

以下図面を参照して本発明の一実施例について説明する
。第２図は一実施例に係るデータ圧縮処理システムの概
略構成を示すブロック図であ夛、第３図はそのシステム
に使用される符号化回路の構成を示すブロック図である
。第２図において、例えばファクシミリ等のイメージ入
力装置のスキャナ２０から１走査ライン単位毎のイメー
ジデータ（即ち、被符号化信号である送信画像信号）が
入力バッファ２ノに格納される。この人カパッファ２１
は例えば２走査ライン分のバッファからなシ、一方のバ
ッファがスキャナ２０からの書込み用、他方のバッファ
が変化点検出回路２２への読出し用として使用される。

変化点検出回路２２は、入力バッファ２ノから１走査２
イン分のイメージデータをビット直列に読出して、イメ
ージデータを構成する白、黒画素における白から黒また
は黒から白への変化点を検出する。この変化点が検出さ
れると、例えばＭＨ方式の場合には、２ンレングス計算
回路２３において２ンレングスが算出されてその２ｙレ
ングスデータがレジスタ２４に格納される。また例えば
モディファイトリ〜ド（Ｍｏｄｌｆｌｅｄ　Ｒｅａｄ　
）符号方式（以下ＭＨ方式と略称する）の場合には、符
号化モード判定回路≠噂において例えば下記示す符号化
モード表に基づくモード判定処理が行なわれて対応する
コード（Ｃ０ＤＥ）がレジスタ２４に格納される。

符号化モード表 ゛上記のようなランレングスデータまたは符号化モード
のコード（以下モードコードと称する）がレジスタ２４
に格納されると、符号化回路２５によシ例えば８ピツト
毎の符号化系列信号として出力バッファ２６に出力され
る。出力バッファ２６に格納される符号化信号は、出力
インターフェース２２を通して例えばファクシミリの受
信装置へ伝送される。

このようなデータ圧縮処理システムの符号化回路２５は
具体的には第３図に示すように構成されている。第３図
において、３０ａ、３０ｂはそれぞれ符号変換器で、所
定の符号化方式に応じた符号変換情報をテーブル１．テ
ーブル２として記憶している。ここでは、各符号変換器
ｓｏ、、ｓｏｂはそれぞれ例えばＭＨ用ＲＯＭおよびＭ
Ｒ用ＲＯＭとする。ＭＨ用ＲＯＭＪ（Ｊａには、レジス
タ２イに格納されたシンレングスデータＲＬがセレクト
回路３１を通し【供給される。このとき、例えば２ンレ
ングスが６４以上の場合には、フリップフロップ３２を
セットさ、れ忙メイクアップ信号（「１」でＭＵ倍信号
がセレクト回路３１およびＭＨ用ＲＯＭＪ（７ｍに与え
られる。これによシ、セレクト回路３）からレジスタ２
４内のデータＲＬ　（ｕＰＰＥＲ）とＲＬ（ＬＯＷＥＲ
）からなる２ンレングスデータが順次Ｍ　Ｈ用ＲＯＭＪ
□ａに供給される。また、例えばランレングスが６４未
満の場合には、フリップフロップ３２をリセットした状
態でターミネイト信号（「０」でＴＭ倍信号がセレクト
回路３ノおよびＭＨ用ＲＯＭ３０ｍに与えられる。これ
にＬシ、セレクト回路３１から２ンレングスデータＲＬ
　（ＬＯＷＥＲ）がＭＨ用ＲＯＭ３０ｈに供給される。

さらにＭＨ用ＲＯＭ　３０１Ｌには、レジスタ２４から
ランレングスＲＬに対する白、黒の区別を指示する信号
（Ｂ／Ｗ）およびＢ−カウンタ３３から例えば８ピツト
毎に符号データが出力される際のバイト番号ＢＮＯが供
給されるＯＢ−カウンタ３３は、符号データが一定長（
例えば８ビツト）毎に出力されるごとに１カウントアツ
プする。

ＭＨ用ＲＱＭ３０＆の出力データである符号データＣＤ
１は一定長（８ビツト）毎の並列に出力サレ、ワイヤー
ドオア回路３４を通してオア回路３５の一方の入力端子
に与えられる。オア回路３５の出力データはデータレジ
スタ（８ビツト構成）３６にラッチされる。このデータ
レジスタ３６に格納された符号データは、出力バッファ
２６に格納されると共にアンド回路３７の一方の入力端
子に与えられる。このアンド回路３７は、アンド回路３
８の出力信号Ｇによシゲート制御され、ゲートオン時に
データレジスタ３６からの出力データを上記オア回路３
５の他方の入力端子に出力する。一方、ＭＨＨ用ＲＯＭ
３０　ａは、符号データＣＤＩ以外の制御データ（例え
ば５ビツトからなる）ＯＣ１ｅ出力する。この制御デー
タＯＣＩは、コードエンド信号（１ピツト）ＥＦ、シフ
トビット数（３ピツト）ＳＢおよびシフトビット数ゼロ
フラグ信号（１ピツト）ＺＦからなシ、ワイヤードオア
回路３９に与えられる。このワイヤードオア回路３９か
らコードエンド信号ＥＦはフリップフロップ（エンドフ
ラグレジスタ）４ｏおよびナンド回路４１の一方の入力
端子に与えられる。シフトビット数ゼロフラグ信号ＺＦ
はフリップフロップ（ゼロフラグレジスタ）４２に与え
られ、またシフトビット数ＳＢはレジスタ（以下ＳＦＴ
レジスタと称する）４３にロードされる。上記ナンド回
路４ノは、他方の入力端子にクロック信号ＣＬが供給さ
れ、出力信号をフリップフロップ４２に出力する。クロ
ック信号ＣＬはインバータ４４を通してフリップフロッ
プ４０およびデータレジスタ３６の両者に供給される。

フリップフロップ４ｏの出方信号は上記アンド回路３８
の一方の入力端子に与えられる。このアンド回路３８の
他方の入力端子にはフリップフロップ４２の出力信号が
インバータ４５を通して与えられる。さらにＳＦＴレジ
スタ４３の出力信号（シフトビット数ＳＢ）はＭＨ用Ｒ
ＯＭ３０ａに供給される。

一方、ＭＲ用ＲＯＭ、？（７ｂはレジスタ２４からのＭ
Ｈ／ＭＲ選択信号がインバータ４６を介して供給される
と、ＭＨ用ＲＯＭＪＯａの代りに動作するようになって
いる。ＭＲ用ＲＯＭ、？Ｏｂにはレジスタ２４からモー
ドコードＭＯＤＥが供給され、それに応じた符号データ
（８ビツト）ＣＤ２がワイヤードオア回路３４に出力さ
れる。

なお、他の構成はＭＨ用ＲＯＭ３０ａの場合と同様であ
るため説明は省略する。

ところで、上記Ｍ　Ｈ用ＲＯＭ３０　ａおよびＭＲ用Ｒ
ＯＭ５　ｏ　ｂは、具体的にはそれぞれ第４図および第
５図に示すように構成されておシ、ＭＨ用ＲＯＭ、９０
ａ（第４図）は例えば２個の６４　ＫＩＰＲＯＭからな
シ、またＭＲ用ＲＯＭ５ｏｂ　（第５図）は例えば２個
の３２　ＫＥＦＲＯＭからなる。

上記のような構成の符号化回路において、その動作を説
明する。いま、仮にＭＨ用ＲＯＭ３０ａから符号データ
ＣＤＩが出力される場合について説明する。第３図に示
すようにセレクト回路３ノを通してランレングスデータ
が与えられると、そのランレングスデータに応じた符号
データＣＤＩがＭ　Ｈ用ＲＯＭ３θａから出力される。

ここで、１走査ラインのイメージデータに応じた符号列
が例えば第６図に示すようなコードａ−ｄからなるもの
とする。この場合、４個のコードａ−ｄおよびＥＯＬ（
エンドオブライン）コードからなシ、コードａ〜ｄとＥ
ＯＬコード間にはバイトアライン（ｂｙｔｅ　ａｌｉｇ
ｎ　）させるため０フイル（ｆｉｌｌ）部（０が記憶さ
れ°〔いるンがある。先ず、ランレングスデータに応じ
て最初の符号データであるコードａがＭ　Ｉ（用ＲＯＭ
　３０　ａから出力される。このときコードａは第６区
に示すように１０ビツトからなる符号データであるため
、まず８ビツト（バイト）分のデータがデータレジスタ
３６にロードされる（第７図のステップ５））０このと
き、制御データＯＣｌのコードエンド信→づ（エンドフ
ラグ）ＥＦ、ゼロフラグ信号２二Ｆおよびシフトビット
数８Ｂは全て０である。また、Ｂ−カウンタ３３は上記
のように１バイト毎の狩号データＣＤＩが出力されるご
とに１カウントアツプすることになシ、バイト順番号（
Ｂｙｔｅ　Ｎｏ　）　ＢＮＯが「１」となりＭＨ用ＲＯ
ＭＪ（Ｊａに供給される。さらに、エンドフラグ４０の
出力が「０」であるからアンド回路３８．３７の各ゲー
トはオフとなり、データレジスタ３６のロード内容（コ
ードａの８ピツト分）は出力バッファ２６に格納される
。次に、コードａの残りの２ピツトがデータレジスタ３
６にロードされる（第７図のステップＳ２）。このとき
、制御データＯＣ１の信号ＥＦとシフトビット数ＳＢが
出力され、エンドフラグ４０が「１」となシまたＳＦＴ
レジスタ４３に「２」がロードされる。

即ち、これはデータレジスタ３６の右６ビツトが空いて
いるため、次のコードｂの前部６ビツトを右へ２ビツト
シフトした状態でＭＨ用ＲＯＭ３０ａから読出すためで
ある。これによシ、第３図に示すアンド回路３８　、３
７の各ゲートはオンとなり、データレジスタ３６の内容
（コードａの２ピツト分）は７７１回路３７を介してオ
ア回路３５に与えられる。一方、ＳＦＴレジスタ４３か
らのシフトビット数ＳＢ（シフトビット数は２）がＭＨ
用ＲＯＭ３０ａに供給されるため、コードｂは右へ２ピ
ツトシフトされた状態で６ビツト分のコードｂが符号デ
ータＣＤＩとしてオア回路３５に出力される。したがっ
て、コードａの２ピツト分とコードｂの６ピツト分が合
成された８ピツトデータがデータレジスタ３６にロード
され、さらに出力バッファ２６に出力される（第７図ス
テップ８５）。さらに、コードｂの残り４ピツト分がデ
ータレジスタ３６にロードされる（第７図ステップ８５
４）。

このとき、制御データｏＣ１の信号ＥＦとシフトビット
数ＳＢが出力され、エンドフラグ４゜が「１」となり、
またＳＦＴレジスタ４３に「４」がロードされる。これ
により、アンド回路３８．３７の各ゲートはオンとなシ
、データレジスタ３６の内容（コードｂの４ピツト分）
はアンド回路３７′を介してオア回路３５に与えられる
。ところで、次のコードＣは２ピツトであるため、４ビ
ツト右ヘシフトされた後、ＭＨ用ＲＯＭ３０＆からはコ
ードＣとコードｄの２ピツト分がオア回路３５へ出力さ
れる。したがって、コードｂの４ピツト分、コードｅ（
２ピツト）およびコードｄの２ピツト分が合成された８
ピツトデータがデータレジスタ３６にロードされ、さら
に出力バッファ２６に出力される（第７図ステップ８５
．８６）。さらに、コードｄの残シは１１ピツトあるの
で、先ず前部８ビット分がデータレジスタ３６にロード
され、出力バッファへ出力される（ステップ８Ｆ）。

そして、コードｄの残シ３ビット分がデータレジスタ３
６にロードされるが、ここで１走査ラインの符号データ
が終了するため右に５ピツト分の１０」を付加した状態
で出力バッファ２６へ出力される（ステップＳ８，５９
）０その後、２バイト分のＥｏＬ　コードが１バイト毎
にデータレジスタ３６にロードされ、さらに出力バッフ
ァ２６に出力される（ステップ８１０゜５１１）。この
場合、第７図に示すようにエンドフラグ４０は「１」で
あるが、ＳＦＴレジスタ４３のシフトビット数ＳＢが１
０．Ｊであるため、ゼロフラグ４２が「１」となる。し
たがって、アンド回路３８．３７の各ゲートはオフとな
り、データレジスタ３６の内容（ＥｏＬコードの８ピツ
ト分）は出力バッファ２６へそのまま出力される。

このようにして、不定長の符号系列（第６図のコードａ
＝ｄ）が、ＭＨ用ＲＯＭ、９０ａの出力データ単位（例
えば８ピツト）毎に順次（順番はＢ−カウンタ３３のＢ
ＮＯで指定）出力されて、出力バッファ２６に格納され
る。この場合、１個の符号データについて、例えばθ〜
７ビツトのピットシフトによる出力を指定できる。

即ち、第４図に示す工うにシフトピッ）ｆｉｓＢが例え
ば３ビツトのＢＣＤコードで指定される。

このシフトビット数ＳＢは、各省号データの最終バイト
データおよびコードエンド（エンドフラグ）信号ＥＦと
共に出力され、次の符号データに対するシフトビット数
となる。

なお、上記実施例においてＭ　Ｈ用ＲＯＭＪ□ａから符
号データが出力される場合について述べたが、ＭＲ用Ｒ
ＯＭ３０ｂから符号データが出力される場合でも同様の
動作が行なわれる０このＭＲ用ＲＯＭ３０　ｂは、例え
ば第８図に示すような記憶内容（符号長１２ピツトの例
を示す）を有している。第８図において、斜線部は符号
データ、空白はＯデータおよびカッコ内の数値はそれぞ
れシフトビット数ＳＢ、コードエンドＥＦの制御データ
である。いま仮にシフトビットが３のとき、ＭＲ用ＲＯ
ＭＪ（Ｊｂからの出力データ（符号データＣＤ２）は、
第１バイト（ＢＮＯ＝０）では前部３ビツトが「０」、
後部５ピツトがコードとなる。さらに第２ノ（イト（Ｂ
ＮＯ＝１　）では前部７ビツトがコード、後部１ピツト
が「０」となる０ 〔発明の効果〕 以上詳述したように本発明によれば、ファクシミリ等の
データ圧縮処理システムにおいて、イメージデータに対
応する不定長の符号系列を所定の一定長の出力データ単
位毎に順次並列に出力することができる。したがって、
従来のような直列シフト処理を省略できるため、イメー
ジデータに対する符号化処理を高速に行なうことができ
る。これによシ、データ圧縮処理を高速に行なうことが
でき、結果的にファークシミリ等の伝送速度を向上させ
ることができるものである。

【図面の簡単な説明】

第１図は従来の符号化回路の構成を示すブロック図、第
２図は本発明の一実施例に係るデータ圧縮処理システム
の構成を示すブロック図、ｉ３図は本発明の一実施例に
係る符号化回路の構成を示すブロック図、第４図は第３
図のＭＨ用ＲＯＭの一例を示す図、第５図は第３図のＭ
Ｒ用ＲＯＭの一例を示す図、ｆｊｒＪ６図は符号系列の
一例を示す図、第７図は第３図の符号化回路の動作を説
明するための図、第８図はＭＲ用ＲＯＭの記憶内容の一
例を示す図である。 ３０５Ｌ−・・符号変換器（ＭＨ用ＲＯＭ）、３０ｂ・
・・符号変換器（ＭＲ用ＲＯＭ）、３３・・・Ｂ−カウ
ンタ、３５・・・オア回路、３６・・・データレジヌタ
、４０・・・フリップフロップ（エンドフラグ）、４２
・・・フリップフロップ（ゼロフラグ）、４３・・・Ｓ
ＦＴレジスタ０ 出願人代理人　弁理士　鈴　江　武　彦轡　へ 寸　鎖　０　ｂ 〜　（’ｌ　ｅ’Ｊ　〜 第４図 第５図 （ヒヒノ　−Ｌｒ） 第６図

Claims (1)

【特許請求の範囲】
1. 被符号化信号の符号を決定する条件、出力データのシフ
   トビット数および符号データにおける出力データ単位毎
   の順番号からなる入力データに応じて上記出力データ単
   位に対応するビット幅単位毎の符号データ、その符号デ
   ータが最終データ単位か否かを指示するエンドフラグお
   よびその最終データ単位における符号データのビット数
   のそれぞれを発生する符号変換手段と、この符号変換手
   段から出力される上記エンドフラグを１変換サイクル毎
   にラッチするエンドフラグラッチ手段と、このエンドフ
   ラグラッチ手段でのエンドフラグがオンのとき上記符号
   変換手段から出力されるビット数をシフトビット数とし
   てラッチするシフトビットラッチ手段と、上記エンドフ
   ラグのオフ時には上記符号変換手段から出力される上記
   符号データをラッチし、上記エントン２グがオンでかつ
   上記シフトビットラッチ手段のシフトビット数が存在す
   る場合には上記符号変換手段から出力される符号データ
   とラッチ内容との論理和データをラッチする符号データ
   ラッチ手段とを具備したことを特徴とする符号化回路。