JPS603029A - フラグのエラ−修正方法 - Google Patents
フラグのエラ−修正方法Info
- Publication number
- JPS603029A JPS603029A JP58109874A JP10987483A JPS603029A JP S603029 A JPS603029 A JP S603029A JP 58109874 A JP58109874 A JP 58109874A JP 10987483 A JP10987483 A JP 10987483A JP S603029 A JPS603029 A JP S603029A
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- Japan
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- value
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はフラグのエラー修正方法に関する。
（ｂ）（）Ｃ来技術と問題点
電子計算機のプログラムでは条件方岐を行う場合等にお
いて、しばしばフラグが使用される。通常このフラグは
１ヒツト単位で（１１？成され、１ヒツトで意味を持つ
。そのため（ｉ’Ｊらかの要因でこのヒソｌ−が反転す
るというエラーか生じた場合には、このフラグの示ず忌
味が正反対になる〕にめ誤判１υ１を招き、システＪ、
全体の誤動作を引き起すこととなる。
いて、しばしばフラグが使用される。通常このフラグは
１ヒツト単位で（１１？成され、１ヒツトで意味を持つ
。そのため（ｉ’Ｊらかの要因でこのヒソｌ−が反転す
るというエラーか生じた場合には、このフラグの示ず忌
味が正反対になる〕にめ誤判１υ１を招き、システＪ、
全体の誤動作を引き起すこととなる。
（Ｃ１発明の１」的
本発明の１」的はフラグヒソＩ・のエラーか直１：、
ｌｊニジステムの誤動作につながることを防＋１Ｌｆ４
？るフラグのエラー修正方法を提供づ−るごとにあイ〕
。
ｌｊニジステムの誤動作につながることを防＋１Ｌｆ４
？るフラグのエラー修正方法を提供づ−るごとにあイ〕
。
（ｄｌ 発明の構成
本発明の特徴は、プＩ−１クラムを格納−１る記憶装置
と、前記記憶装置に１ｈ納されたプロクラム６、二より
参照されるフラグとを有するシステＪ、ｌこおいて、前
記フラグを複数個のし７１−をもって構成するとともに
、前記フラグを構成する複ムシ四のヒ、１・の内容がＯ
と１とのいＪ゛れが（α勢でｌｊ３るかを検知−Ｊる手
段と、前記フラグの複数個のヒツトの内容を’ｇ、、’
Ｑ−ｊ前記検知された（５勢な値に（１３正する手段と
を何段し、１ｊｉｉ記プ１コグラノ、に、１、り前記フ
ラグ゛を参■＜１する乙、−際しては、前記検知手段に
より検知さ引ｔた（【！勢］’、； ｉ＋’ｉを前記フ
ラグのｌｉ？ｉとし７て認６［：（するようＧこした、
二とにある。
と、前記記憶装置に１ｈ納されたプロクラム６、二より
参照されるフラグとを有するシステＪ、ｌこおいて、前
記フラグを複数個のし７１−をもって構成するとともに
、前記フラグを構成する複ムシ四のヒ、１・の内容がＯ
と１とのいＪ゛れが（α勢でｌｊ３るかを検知−Ｊる手
段と、前記フラグの複数個のヒツトの内容を’ｇ、、’
Ｑ−ｊ前記検知された（５勢な値に（１３正する手段と
を何段し、１ｊｉｉ記プ１コグラノ、に、１、り前記フ
ラグ゛を参■＜１する乙、−際しては、前記検知手段に
より検知さ引ｔた（【！勢］’、； ｉ＋’ｉを前記フ
ラグのｌｉ？ｉとし７て認６［：（するようＧこした、
二とにある。
（Ｃ・） 発明の′実施例
以ト本発明の一実施例を図面を参照しなめ・ら鱈Ｓａ明
・Ｊ−ろ。
・Ｊ−ろ。
第１図はに記−・実施例のシステム構成を示Ｊ−フ１−
１ツク図ζ、■は中央処理装置（ＣＰＵ） 、２４；１
１：、記（Ｑ、 Ｋｉり ’、ｉ’ｊ“ （メモリ）
、３ Ｌｕ１ｌ二記メモリ２に１各に１りされたブ１１
グラム、４番、１フラク、５は読め出し専Ｊｌｌ ：尼
ＩＱ４−！、ｉ：ｉ”ｊ （Ｒ（：Ｉ Ｍ ） 、６
は：Ｊ７’／ −）し、 ７ しまりｔ前記１．イｊ呂
・１！置である。
１ツク図ζ、■は中央処理装置（ＣＰＵ） 、２４；１
１：、記（Ｑ、 Ｋｉり ’、ｉ’ｊ“ （メモリ）
、３ Ｌｕ１ｌ二記メモリ２に１各に１りされたブ１１
グラム、４番、１フラク、５は読め出し専Ｊｌｌ ：尼
ＩＱ４−！、ｉ：ｉ”ｊ （Ｒ（：Ｉ Ｍ ） 、６
は：Ｊ７’／ −）し、 ７ しまりｔ前記１．イｊ呂
・１！置である。
本実施例においては上記フラグ４を複数個のヒ゛ノ１−
′ζ１１）成するとともに、１７０Ｍ５の１ワードの構
成ヒソ１−数及びアドレス値も、上記フラグ゛４の構成
ピノ１−数と同一と′３゛る。第２図し上上記ビ・ノ１
〜数を５ヒノ１−とじた例を示すＩＲＩで、フラク゛４
カ＜５ヒノ１−でｔＭ成されるとともに、ＲＯＭ ５の
１１２−］・、及びこのＲＯＭ ５をアクセスするため
のアドレス値を、ともに５ヒントで構成しである。
′ζ１１）成するとともに、１７０Ｍ５の１ワードの構
成ヒソ１−数及びアドレス値も、上記フラグ゛４の構成
ピノ１−数と同一と′３゛る。第２図し上上記ビ・ノ１
〜数を５ヒノ１−とじた例を示すＩＲＩで、フラク゛４
カ＜５ヒノ１−でｔＭ成されるとともに、ＲＯＭ ５の
１１２−］・、及びこのＲＯＭ ５をアクセスするため
のアドレス値を、ともに５ヒントで構成しである。
更に−に記ＲＯＭ ５の各ア］−レスには、次のように
テークを格納しておく。まず各アＩ−レスの（直を５桁
のｌ−進数で表し、この５桁の一進数に含まれている０
及び１の数を数える。そして０が３個以上含まれている
（即ら０が多数を占める）ときには、そのアドレスのデ
ータとし′ζ（０００（］（１）を書き込み、逆に１が
３個以上含まれてい、る（即ら１が多数を占める）場合
には、そのアルレスに（１１１，１１）を７１き込んで
おく。
テークを格納しておく。まず各アＩ−レスの（直を５桁
のｌ−進数で表し、この５桁の一進数に含まれている０
及び１の数を数える。そして０が３個以上含まれている
（即ら０が多数を占める）ときには、そのアドレスのデ
ータとし′ζ（０００（］（１）を書き込み、逆に１が
３個以上含まれてい、る（即ら１が多数を占める）場合
には、そのアルレスに（１１１，１１）を７１き込んで
おく。
次にこのようにシステムを構成した本実ｈｆｉｉ例にお
いて、フラグ４を参照する場合の動作について第２図に
より説明する。
いて、フラグ４を参照する場合の動作について第２図に
より説明する。
フラグ４を参照する場合には、まずフラグ４の値を読め
出す。フラグは本来論理゛Ｏ′または論理“１゛のいず
れかである。ところが何らかの原因で」二記フラグ４の
幾つかのヒントが反転し、その結果これの値が例えば（
０］ １０１）であったとする。そこで次にこの値をア
ト”レス値としてＲＯＭ５をアクセスし〔同図の８〕、
そのアドレスのデータ９を読め出す。−Ｉ−記アドレス
値（０１１０１）には１の方が多いので、この場合には
データ出力１０として（］１１１１’）か読み出される
。
出す。フラグは本来論理゛Ｏ′または論理“１゛のいず
れかである。ところが何らかの原因で」二記フラグ４の
幾つかのヒントが反転し、その結果これの値が例えば（
０］ １０１）であったとする。そこで次にこの値をア
ト”レス値としてＲＯＭ５をアクセスし〔同図の８〕、
そのアドレスのデータ９を読め出す。−Ｉ−記アドレス
値（０１１０１）には１の方が多いので、この場合には
データ出力１０として（］１１１１’）か読み出される
。
従一つでごの場合にはフラグ４の値は“１゛であると刊
１（）ｉする このように７１、実施例におい一ζは、フラグ４の値を
アルレス指定値とし２てＲＯＭ ５をアクセスし、その
アドレスのデータをア１９の出すことにより、フラグ４
の（１？ｊを杉） Ｊ戊する５ヒツト中に多数を占める
力の値をフラグ４の真の値として認識する。通電ヒソ１
−の内容が反転−りるという事態はごく稀に生じるもの
であるから、フラグ４を構成する複数個のビットの反ぜ
；りＪグ＋が反転するごとはまず有り得ない。（ｊ（ｌ
って本実施例のように多数を占める方の値をフラグ４の
息の値とＵ７て用いれば、フラグ４の値を誤って認識す
るという危険性は殆ど除去されイ〕。
１（）ｉする このように７１、実施例におい一ζは、フラグ４の値を
アルレス指定値とし２てＲＯＭ ５をアクセスし、その
アドレスのデータをア１９の出すことにより、フラグ４
の（１？ｊを杉） Ｊ戊する５ヒツト中に多数を占める
力の値をフラグ４の真の値として認識する。通電ヒソ１
−の内容が反転−りるという事態はごく稀に生じるもの
であるから、フラグ４を構成する複数個のビットの反ぜ
；りＪグ＋が反転するごとはまず有り得ない。（ｊ（ｌ
って本実施例のように多数を占める方の値をフラグ４の
息の値とＵ７て用いれば、フラグ４の値を誤って認識す
るという危険性は殆ど除去されイ〕。
また上記データ出力１０はフラグ４にも送出され〔図の
１１〕、フラグ４の内容をデータ出ノ月０の埴に修正す
る。但しこのフラグ４のｌｉ Ｄ）修正９ｉＪ＋作は、
フラグ４を参照する際に行なうようにしても、或いはフ
ラグ４の参照動作とは関係なく、例えは定期的に行うよ
うにしても良い。
１１〕、フラグ４の内容をデータ出ノ月０の埴に修正す
る。但しこのフラグ４のｌｉ Ｄ）修正９ｉＪ＋作は、
フラグ４を参照する際に行なうようにしても、或いはフ
ラグ４の参照動作とは関係なく、例えは定期的に行うよ
うにしても良い。
なお上記一実施例は本発明を１り１シ定するもので（，
１な（、本発明は更に種々変形して実施し得る。
１な（、本発明は更に種々変形して実施し得る。
例えば十記−実施例においてはフラグ４を５ヒツト構成
とした例を説明したか、フラグ１１のに・ノド長は複数
個であれ闘良＜ 、 ３１ 〕ｊヒフ１−長が１ｌｊｊ
、＋稈信頼度が上がることばｐｌうまでもない。
とした例を説明したか、フラグ１１のに・ノド長は複数
個であれ闘良＜ 、 ３１ 〕ｊヒフ１−長が１ｌｊｊ
、＋稈信頼度が上がることばｐｌうまでもない。
更に本発明においてフラグ４の値を“０゛ ￥ｉソたは
′１゛のいずれかに決定するためには、フラグ４を奇数
ヒソｌ−構成とすることが望ましい。−１−記一実施例
において５ヒツトｔｉｌ成とし２だし、１この理由によ
る。
′１゛のいずれかに決定するためには、フラグ４を奇数
ヒソｌ−構成とすることが望ましい。−１−記一実施例
において５ヒツトｔｉｌ成とし２だし、１この理由によ
る。
また上記一実施例では、フラグ４を構成するＮビット中
多数を占める方の値を検知し、その値をフラグ４の本来
の値として認識する下Ｙｙとして、“０゛ と “１゛
を組合せた２の１〈乗通りの値と、ごの各値において多
数を占める方の値を対症、デ−夕とずろ変１カ表をＲＯ
ｌ・／Ｉ化して用いた例を示した。
多数を占める方の値を検知し、その値をフラグ４の本来
の値として認識する下Ｙｙとして、“０゛ と “１゛
を組合せた２の１〈乗通りの値と、ごの各値において多
数を占める方の値を対症、デ−夕とずろ変１カ表をＲＯ
ｌ・／Ｉ化して用いた例を示した。
しかしこれは＜１１− ′３シも１に０Ｍ化する必要は
なく、シスう−Ｊ８の１−記１意ルー置２の一部に」１
記変換表を店き込九′（用いてもＪ’＝’、 ＜ 、或
い＆：目）ｅの出されたフラグ４の（直に占める “０
゛ 或い＆、１．’ｌ’ の（固査文をその都ＩＤ４紗
えるようにし２ても良く、これまた種々変形して実Ｍ！
ｉＬ ｆ！？るものである。
なく、シスう−Ｊ８の１−記１意ルー置２の一部に」１
記変換表を店き込九′（用いてもＪ’＝’、 ＜ 、或
い＆：目）ｅの出されたフラグ４の（直に占める “０
゛ 或い＆、１．’ｌ’ の（固査文をその都ＩＤ４紗
えるようにし２ても良く、これまた種々変形して実Ｍ！
ｉＬ ｆ！？るものである。
また主記−・ソ；施例においては説明の便１イ上フラグ
４を独立したものとしてボしたが、フラグとし７ ａ；
＋上記１１７装置の一１ｌｉを用いてもよいことは勿論
である。
４を独立したものとしてボしたが、フラグとし７ ａ；
＋上記１１７装置の一１ｌｉを用いてもよいことは勿論
である。
（ｆ） 発明の効果
以」二説明した如く本発明によれば、フラグヒソ１−の
エラーが直ちにシステＪ・のｉ呉！ＦＩＪ１′［につな
がることか防止され、１十つフラグビソトの反転エラー
がイＩ：Ｌ；でもこれを正しく修正することがｒ＝Ｊ能
となる。
エラーが直ちにシステＪ・のｉ呉！ＦＩＪ１′［につな
がることか防止され、１十つフラグビソトの反転エラー
がイＩ：Ｌ；でもこれを正しく修正することがｒ＝Ｊ能
となる。
第１図は本発明の一実施例のシステム構成を示ず）１コ
’ｙり図、第２図Ｇ３（第１図の要部を詳ｉｎ＋に示ず
ブロック図である。 図において、１はＣｌ） ＬＪ、２は主犯怜装置、３ば
土泥１．ａ装置２に格納されたプロクラｊ１．４． ｔ
、；Ｉフラグ、５はＲＯＭ、８はソ・ンク４の内容によ
り−ｊ′□クセスされたＲ ＯＭ ５のアトＬ／ス、０
はそのア１−レスのデータ、１０は′５′−タ出力、１
１はフラグ４の内容を（（Ｗ正するためのデータの送出
を示す。
’ｙり図、第２図Ｇ３（第１図の要部を詳ｉｎ＋に示ず
ブロック図である。 図において、１はＣｌ） ＬＪ、２は主犯怜装置、３ば
土泥１．ａ装置２に格納されたプロクラｊ１．４． ｔ
、；Ｉフラグ、５はＲＯＭ、８はソ・ンク４の内容によ
り−ｊ′□クセスされたＲ ＯＭ ５のアトＬ／ス、０
はそのア１−レスのデータ、１０は′５′−タ出力、１
１はフラグ４の内容を（（Ｗ正するためのデータの送出
を示す。
Claims (1)
- プに１グラムを格納せる記１意装置と、前記記１ｇ装置
に格納されノこプログラノ、により参照されるフラグと
を１丁するシステム・に才？いて、前記フラグをン復数
個のビットをもってｌ’Ｍ成するとともに、前記フラグ
を構成する複数個のヒツトの内容が０と１とのいずれが
優勢であるかを検知する手段と、前記フラグの複数個の
ビットの内容を総て前記検知されノこ（Ｗ勢な値に修正
する手段とをイ１没し、前記プＩ」グラノ・により前記
フラグを参照するに際しては、前記検知５１段により検
知された優勢な値を前記フラグの１直として認識するよ
うにしたことを特徴とするフラグのエラー修正力法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109874A JPS603029A (ja) | 1983-06-17 | 1983-06-17 | フラグのエラ−修正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109874A JPS603029A (ja) | 1983-06-17 | 1983-06-17 | フラグのエラ−修正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS603029A true JPS603029A (ja) | 1985-01-09 |
| JPS6355088B2 JPS6355088B2 (ja) | 1988-11-01 |
Family
ID=14521371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109874A Granted JPS603029A (ja) | 1983-06-17 | 1983-06-17 | フラグのエラ−修正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603029A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598135B1 (en) * | 2000-05-03 | 2003-07-22 | Plasmon Ide | System and method for defining rewriteable data storage media as write once data storage media |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370635A (en) * | 1976-12-06 | 1978-06-23 | Casio Comput Co Ltd | Information memory processor |
| JPS5682953A (en) * | 1979-12-10 | 1981-07-07 | Nec Corp | Fault detecting circuit |
-
1983
- 1983-06-17 JP JP58109874A patent/JPS603029A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370635A (en) * | 1976-12-06 | 1978-06-23 | Casio Comput Co Ltd | Information memory processor |
| JPS5682953A (en) * | 1979-12-10 | 1981-07-07 | Nec Corp | Fault detecting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598135B1 (en) * | 2000-05-03 | 2003-07-22 | Plasmon Ide | System and method for defining rewriteable data storage media as write once data storage media |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6355088B2 (ja) | 1988-11-01 |
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