JPH06324894A - 計算機の誤り訂正回路 - Google Patents
計算機の誤り訂正回路Info
- Publication number
- JPH06324894A JPH06324894A JP5108192A JP10819293A JPH06324894A JP H06324894 A JPH06324894 A JP H06324894A JP 5108192 A JP5108192 A JP 5108192A JP 10819293 A JP10819293 A JP 10819293A JP H06324894 A JPH06324894 A JP H06324894A
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- JP
- Japan
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- data
- parity
- memory
- bit
- parity bit
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 計算機のメモリデータの１ビット誤りを自動
的に修正する誤り訂正回路を得る。 【構成】 複数のパリティ付加回路とパリティをチェッ
クし１ビットエラーを修正する修正回路で構成する。 【効果】 計算機のデータをメモリから読み出す時の１
ビット誤りを自動的に修正することができる。
的に修正する誤り訂正回路を得る。 【構成】 複数のパリティ付加回路とパリティをチェッ
クし１ビットエラーを修正する修正回路で構成する。 【効果】 計算機のデータをメモリから読み出す時の１
ビット誤りを自動的に修正することができる。
Description
【０００１】
【産業上の利用分野】この発明は計算機のメモリデータ
の読みだし時にデータの誤りを自動的に修正する誤り訂
正回路に関するものである。
の読みだし時にデータの誤りを自動的に修正する誤り訂
正回路に関するものである。
【０００２】
【従来の技術】従来の誤り訂正回路の構成を図３に示
す。図３において１は演算装置、２はデータバス、３は
アドレスバス、４は演算装置１から出力されるアドレス
信号を入力しデコードするアドレスデコード回路、５は
演算装置１からのデータを格納しておくメモリ、５ａは
通常、演算装置１がメモリからデータを読み出す時に使
用する主系メモリ、５ｂは主系メモリのデータにエラー
が発生したときに使用する従系メモリ、６は誤り訂正回
路、７は演算装置１からのデータを入力し、パリティを
付加するパリティビット付加回路、８はパリティビット
付加回路７で生成したパリティデータを格納しておくパ
リティビット用メモリ、９はパリティビット用メモリ８
から出力されるパリティビットデータ、１０は主系メモ
リ５ａから読み出されたデータ、１１は主系メモリ５ａ
から読み出されたデータ１０とパリティビットデータ９
のデータを入力しパリティチェックを行なうパリティチ
ェック回路、１２はパリティチェック回路１１の結果に
基づき主系メモリ５ａのデータをデータバス２上に出力
するか従系メモリ５ｂのデータをデータバス上に出力す
るかを選択するセレクタ、１３はセレクタ１２の入力切
り替えるセレクタ切り替信号、１４は従系メモリ５ｂか
らの出力データ、１５はアドレスデコード回路４から出
力するチップセレクト信号である。
す。図３において１は演算装置、２はデータバス、３は
アドレスバス、４は演算装置１から出力されるアドレス
信号を入力しデコードするアドレスデコード回路、５は
演算装置１からのデータを格納しておくメモリ、５ａは
通常、演算装置１がメモリからデータを読み出す時に使
用する主系メモリ、５ｂは主系メモリのデータにエラー
が発生したときに使用する従系メモリ、６は誤り訂正回
路、７は演算装置１からのデータを入力し、パリティを
付加するパリティビット付加回路、８はパリティビット
付加回路７で生成したパリティデータを格納しておくパ
リティビット用メモリ、９はパリティビット用メモリ８
から出力されるパリティビットデータ、１０は主系メモ
リ５ａから読み出されたデータ、１１は主系メモリ５ａ
から読み出されたデータ１０とパリティビットデータ９
のデータを入力しパリティチェックを行なうパリティチ
ェック回路、１２はパリティチェック回路１１の結果に
基づき主系メモリ５ａのデータをデータバス２上に出力
するか従系メモリ５ｂのデータをデータバス上に出力す
るかを選択するセレクタ、１３はセレクタ１２の入力切
り替えるセレクタ切り替信号、１４は従系メモリ５ｂか
らの出力データ、１５はアドレスデコード回路４から出
力するチップセレクト信号である。
【０００３】まず、主系メモリ５ａ、従系メモリ５ｂに
データを書き込む場合について説明する。演算装置１か
ら主系メモリ５ａ、従系メモリ５ｂへ書き込むアドレス
とデータが出力されるとアドレスはアドレスバス３を経
由してアドレスデコード回路４へ入力される。アドレス
デコード回路４でチップセレクト信号１５が生成され、
主系メモリ５ａ、従系メモリ５ｂに入力される。データ
はデータバス２を経由して主系メモリ５ａ、従系メモリ
５ｂに入力される。また同時にパリティビット付加回路
１２に入力され、パリティビットデータがパリティビッ
ト用メモリ８に入力される。このようにして主系メモリ
５ａ、従系メモリ５ｂにデータを書き込むときは同一ア
ドレスに同一データが書き込まれる。
データを書き込む場合について説明する。演算装置１か
ら主系メモリ５ａ、従系メモリ５ｂへ書き込むアドレス
とデータが出力されるとアドレスはアドレスバス３を経
由してアドレスデコード回路４へ入力される。アドレス
デコード回路４でチップセレクト信号１５が生成され、
主系メモリ５ａ、従系メモリ５ｂに入力される。データ
はデータバス２を経由して主系メモリ５ａ、従系メモリ
５ｂに入力される。また同時にパリティビット付加回路
１２に入力され、パリティビットデータがパリティビッ
ト用メモリ８に入力される。このようにして主系メモリ
５ａ、従系メモリ５ｂにデータを書き込むときは同一ア
ドレスに同一データが書き込まれる。
【０００４】主系メモリ５ａ、従系メモリ５ｂからデー
タを読み出すときは同一アドレスのデータが主系メモリ
５ａ、従系メモリ５ｂから読み出される。また同時にパ
リティビット用メモリ８からもパリティビットデータ９
が読み出される。主系メモリ５ａから読み出されたデー
タ１０とパリティビットデータ９はパリティチェック回
路１１に入力される。パリティチェック回路１１で主系
メモリ５ａから読み出されたデータ１０のパリティをチ
ェックする。正常な場合はセレクタ１２は切り替えずに
主系メモリ５ａから読み出されたデータ１０をデータバ
ス２へ出力する。異常な場合はパリティチェック回路１
１からセレクタ切り替え信号１３をセレクタ１２へ出力
して切り替えて従系メモリ５ｂから読み出されたデータ
１４をデータバス２へ出力する。これにより主系メモリ
５ａのデータに異常があった場合、従系メモリ５ｂのデ
ータを使用することにより、誤ったデータを使わないよ
うにしていた。
タを読み出すときは同一アドレスのデータが主系メモリ
５ａ、従系メモリ５ｂから読み出される。また同時にパ
リティビット用メモリ８からもパリティビットデータ９
が読み出される。主系メモリ５ａから読み出されたデー
タ１０とパリティビットデータ９はパリティチェック回
路１１に入力される。パリティチェック回路１１で主系
メモリ５ａから読み出されたデータ１０のパリティをチ
ェックする。正常な場合はセレクタ１２は切り替えずに
主系メモリ５ａから読み出されたデータ１０をデータバ
ス２へ出力する。異常な場合はパリティチェック回路１
１からセレクタ切り替え信号１３をセレクタ１２へ出力
して切り替えて従系メモリ５ｂから読み出されたデータ
１４をデータバス２へ出力する。これにより主系メモリ
５ａのデータに異常があった場合、従系メモリ５ｂのデ
ータを使用することにより、誤ったデータを使わないよ
うにしていた。
【０００５】
【発明が解決しようとする課題】従来の誤り訂正回路は
上記のように同一アドレス領域のメモリを２組待たなけ
ればならず、また２組のメモリの同一アドレスでデータ
が異常になった場合、エラー訂正ができないという課題
があった。
上記のように同一アドレス領域のメモリを２組待たなけ
ればならず、また２組のメモリの同一アドレスでデータ
が異常になった場合、エラー訂正ができないという課題
があった。
【０００６】この発明はこのような課題を解決するため
になされたもので、メモリデータが１ビット異常（反
転）になった場合そのメモリデータを修正することがで
きる誤り訂正回路を提供することを目的としている。
になされたもので、メモリデータが１ビット異常（反
転）になった場合そのメモリデータを修正することがで
きる誤り訂正回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明では誤り訂正回
路を複数のパリティビット付加回路と複数のパリティチ
ェック回路で構成してデータの数ビット毎にパリティビ
ットを付け、データのどの１ビットが異常（反転）にな
ったかを検知するものである。
路を複数のパリティビット付加回路と複数のパリティチ
ェック回路で構成してデータの数ビット毎にパリティビ
ットを付け、データのどの１ビットが異常（反転）にな
ったかを検知するものである。
【０００８】
【作用】この発明においてはデータに複数のパリティビ
ットを付加することにより、データのどの１ビットが異
常（反転）になったかを検知し、そのビットを修正する
ことにより、データを修正する。
ットを付加することにより、データのどの１ビットが異
常（反転）になったかを検知し、そのビットを修正する
ことにより、データを修正する。
【０００９】
【実施例】図１はこの発明による誤り訂正回路の一実施
例を示す全体構成図である。１から１５は上記従来例と
全く同一のものである。１６はメモリ５から読み出され
たデータ、１７はメモリ５から読み出されたデータ１６
とパリティビットデータ９を入力してパリティチェック
を行い、誤りデータビットを正しく修正するパリティチ
ェック／データ修正回路である。
例を示す全体構成図である。１から１５は上記従来例と
全く同一のものである。１６はメモリ５から読み出され
たデータ、１７はメモリ５から読み出されたデータ１６
とパリティビットデータ９を入力してパリティチェック
を行い、誤りデータビットを正しく修正するパリティチ
ェック／データ修正回路である。
【００１０】この誤り訂正回路６は１ビットエラーの検
出及び修正を行うもので、データビット長に対して付加
するパリティビットの数を“数１”に示す。
出及び修正を行うもので、データビット長に対して付加
するパリティビットの数を“数１”に示す。
【００１１】
【数１】
【００１２】数１においてｙはデータビット数、ａはデ
ータビット数ｙの平方根の整数部の値でパリティビット
数ｘはａ＋ｂとなる。
ータビット数ｙの平方根の整数部の値でパリティビット
数ｘはａ＋ｂとなる。
【００１３】データビット長を８ビットとすると“数
２”よりパリティビットの数は４ビットとなる。
２”よりパリティビットの数は４ビットとなる。
【００１４】
【数２】
【００１５】データのＤ０からＤ７までのデータビット
と４つのパリティビット付加回路１２の対応を図２に示
す。パリティビット付加回路７ａはデータのＤ０，Ｄ
１，Ｄ２のビットにパリティを付加する。同様にして、
パリティビット付加回路７ｂはデータのＤ３，Ｄ４，Ｄ
５に、パリティビット付加回路７ｃはデータのＤ０，Ｄ
３，Ｄ６に、パリティビット付加回路７ｄはデータのＤ
１，Ｄ４，Ｄ７にパリティを付加する。このようにする
ことで、例えばデータＤ４が反転すれば、パリティビッ
ト付加回路７の７ｂと７ｄのデータがパリティエラーと
なる。またパリティビット付加回路７の７ａのみパリテ
ィーエラーとなればＤ２のデータが反転したことが解
る。このようにしてデータのどのビットが反転したかが
４つのパリティビット付加回路７のデータから検出する
ことができる。この反転ビットの検出と反転ビットの修
正をパリティチェック／データ修正回路１７で行う。
と４つのパリティビット付加回路１２の対応を図２に示
す。パリティビット付加回路７ａはデータのＤ０，Ｄ
１，Ｄ２のビットにパリティを付加する。同様にして、
パリティビット付加回路７ｂはデータのＤ３，Ｄ４，Ｄ
５に、パリティビット付加回路７ｃはデータのＤ０，Ｄ
３，Ｄ６に、パリティビット付加回路７ｄはデータのＤ
１，Ｄ４，Ｄ７にパリティを付加する。このようにする
ことで、例えばデータＤ４が反転すれば、パリティビッ
ト付加回路７の７ｂと７ｄのデータがパリティエラーと
なる。またパリティビット付加回路７の７ａのみパリテ
ィーエラーとなればＤ２のデータが反転したことが解
る。このようにしてデータのどのビットが反転したかが
４つのパリティビット付加回路７のデータから検出する
ことができる。この反転ビットの検出と反転ビットの修
正をパリティチェック／データ修正回路１７で行う。
【００１６】
【発明の効果】このように、誤り訂正回路６を複数のパ
リティビット付加回路７とパリティチェック／データ修
正回路１７で構成し、データの数ビットごとにパリティ
ビットを付加し、メモリ５の読みだし時にそのパリティ
ビットをチェックすることにより、データの誤りビット
を特定し、そのビットデータを修正することができる。
リティビット付加回路７とパリティチェック／データ修
正回路１７で構成し、データの数ビットごとにパリティ
ビットを付加し、メモリ５の読みだし時にそのパリティ
ビットをチェックすることにより、データの誤りビット
を特定し、そのビットデータを修正することができる。
【図１】この発明の実施例１を示す図である。
【図２】この発明のパリティビット付加回路のビット割
り付けを示す図である。
り付けを示す図である。
【図３】従来の誤り訂正回路の構成を示す図である。
１ 演算装置 ２ データバス ３ アドレスバス ４ アドレスデコード回路 ５ メモリ ６ 誤り訂正回路 ７ パリティビット付加回路 ８ パリティビット用メモリ ９ パリティビットデータ １０ 主系メモリから読み出されたデータ １１ パリティチェック回路 １２ セレクタ １３ セレクタ切り替え信号 １４ 従系メモリから読み出されたデータ １５ チップセレクト信号 １６ メモリから読み出されたデータ １７ パリティチェック／データ修正回路
Claims (1)
- 【請求項１】 演算装置と、データを格納するメモリ
と、演算装置がメモリからデータを読み出す際にデータ
に読みだしエラーがある場合にそのデータを修正する誤
り訂正回路と、演算装置からのアドレス信号をデコード
してメモリにチップセレクト信号を送信するアドレスデ
コード回路から構成される計算機の誤り訂正回路におい
て、演算装置からメモリへのデータ書き込み時にデータ
の数ビット毎にパリティビットを付加する複数のパリテ
ィビット付加回路と、その複数のパリティビット付加回
路からのパリティビットデータを格納するパリティビッ
ト用メモリと、パリティビット用メモリからのパリティ
ビットデータとメモリデータを読みだしパリティチェッ
クを行ない、１ビットエラーを自動訂正するパリティチ
ェック／データ修正回路とで構成したことを特徴とする
計算機の誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108192A JPH06324894A (ja) | 1993-05-10 | 1993-05-10 | 計算機の誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108192A JPH06324894A (ja) | 1993-05-10 | 1993-05-10 | 計算機の誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324894A true JPH06324894A (ja) | 1994-11-25 |
Family
ID=14478344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5108192A Pending JPH06324894A (ja) | 1993-05-10 | 1993-05-10 | 計算機の誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324894A (ja) |
-
1993
- 1993-05-10 JP JP5108192A patent/JPH06324894A/ja active Pending
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