JPS603043A - システムインタ−フエイスユニツト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は多レベル制御装置に関づるものであり、特に
、その各々がメモリアト１ノス指定条件のみならず異な
る動作速度をも右づるデータプロせツサと他の処即シス
テムとの間のキャッシュメモリインターフ１イスのため
の制御装置に関するものである。

先行技術の説明 ２つの異なるデータ処理システム、特に異なるバーフォ
ー７ンス速度のインターフェイスにＪ３いて、数多くの
両立し得ないことに遭遇する。このような両立できない
点は、メモリアクセス時間の差や、それぞれのブ［１セ
ザが作動される異なるクロック周波数や、異なるコマン
ド’４Ｒ造や、それぞれのプロセッサのメモリアドレス
指定能力である。

この発明はバロースＢ５９００のような１またはそれ以
上の商業的に入手可能なエントリレベルデータプロセッ
ナを、大きな多１処理システムとインターフ１イスする
ものに向けられており、そのエンドリレベルデータプロ
セッリは、［１−ドされない仕事および必要な場合メイ
ンデナンスルーチンを処理づる目的で補助ブロセッ１）
として働く。

システムのバーフＡ−マンスおよびスループットが、し
たがって、このＪｚうなタスクのメインデータ処Ｊｊｐ
ユニットを交替して休まμるξどによって大きく高めら
れる。その大きな多重システムク［１ツク速度はエント
リレベルデータブ【」シスｊＪの速度とは相違し得ると
いう事実のため両立できないということが解決されな（
プればならり゛、メインメモリシステムはエン１−リレ
ベルシステムの古川の１２０（８である。これにより、
順次、Ｊ−ントリＩノベルシステムが含むよりも多いビ
ットをａむメモリ制御ワードが必要どされる。さらに、
メインメモリシステムはエントリレベルデータブ１−１
セツリが設計されたものの１２８倍であるので、そのア
クセス時間はエンドリレベルブ１−１セツリ−のイれよ
りも大きい。

この発明のシステムインターフェイスは数多くの方法で
これらの両立不可能な点を解決づる。システムインター
フェイスは、１回に多数のデータＪ３よびコードワード
を記憶するｌζめのキャラ９Ｊ機構を提供づることによ
ってメモリアクセス能力にお１プる差を解決し、そのワ
ードはメインメモリシス−７ムから取出され、他方、補
助プ１コセッザはキャッジｌ：ｌ−ＨＭ　ＭＩＳに現に
あるデータおよび二１−ドヮードとともに働い（いる。

このＪ：うな主１フッ２１機構を、大きな、しかし比較
的遅いメモリシステムと、データブ１コ１Ｚツサとの間
のバッファとして用い、かつ要求されたデータエレメン
トがキャッシュ機構になければ大きなバックｊ７ツプメ
モリをアクセスするということは、　１３ａ’ｌ’１．
Ｏｎのアメリカ合衆国特許Ｎ号第３，２９２，１５２号
および第３．２９２，１５３Ｍに開示される。このよう
な技術は１１３Ｍシステム３６０　／　３７０　シｊＪ
−ズのような数多くの商業的に入手可能なデ−タ処理シ
ステムに用いられている。

さらに、システムインターフェイスは、通常、次に補助
ブ１コセッサにより要求されるであろうコードのそれら
Ｌグメントまたは゛ベージ″を予期しかつメインメしり
システムから先取りする。システムインター７１イスは
また、メインメ〜しリレステムＪ３よび補助ブＤセッサ
のりＬ１ツクをそれぞれ同期さゼるのみなｌうず、補助
ブ（」セッサの−」マントをメモリ制９１１ワードへ変
Ｊｆｅ’ｌるようにされ−くいる。

を述の説明から理解できるように、シスラムインターフ
ェイスは補助プロセラ１ノとメインメモリシステムどの
間で・行なわれる多数の異なる作用を制御しなければな
らず、イれらの作用はＵいに独立に要求されかつ行なわ
れ、がっ、でれが通信覆る補助プロセラ１ノおＪ：びメ
インメしリシスラム（、未独立のｇｉｌＩ御装置全装置
ているので、シスラムインターフェイスは多レベル制御
ユニツ１〜に対し、補助プ１コセッザにより現在用いら
れているキ１７ツシユメモリの部分べのアクセスを否定
づることなく、種々の独立の動作をｉｌＪ御づ−るよう
に要求する。

そこで、この発明の目的は、補助ブ１コセッリーと、異
なるデータ速度、メモリ容ｆｉｔおよび制御ワードフォ
ーマットを有するより大きな多重処理シズｊムとの間の
改良されたシステムインターフェイスを提供することで
ある。

この発明の他の目的は、インターフェイスにかかる独立
して始動された作用を制御するため多レベル制御ユニツ
１〜とのシステムインターフェイスを提供することであ
る。

この発明のさらに他の目的は、インターフ、ｒイスを介
して独立して要求される作用を同期させる多レベル制御
ユニットを提供ジることである。

発明の（１χ要 １述の目的を達成づるために、この発明のシステムイン
ターフェイスは多重処理システムのメインタ［リレステ
ムと補助プロｔ！ツナとの間にある。

インターフェイスは２つの部分またはモジュール、すな
わち、キャッシコ機椙モジュールと、メインメモリイン
ターフコ−イスしジュールとに分割される。キャッシュ
機構モジ］−ルは、より涯い周波数の、しかしより高い
り（」ツク速度でメインメモリからデータおよびコード
ソードを受ける通常のキＶツシュ機能を行ない、かつ、
より速い周波数の、しかしより緩やかなりロック速（ｋ
Ｔ、″補助７゛１コセツリ−へこれらのワードを供給り
る。メモリインターフェイスモジュールは補助プロセツ
サからの要求に応答してメインメモリアクしスのための
費求を始動させる。両モジュールはマイクロブ１コグラ
ム制御装置のルリ御の一トにあるが、両しジ〕−ルの機
能は重なっているので、制御装置は、それぞれギャッシ
ュ機構モジトルおよびメインメモリインターフェイスの
ための２つの制御記憶装ｆｆｉ　ｈ）ら形成される。キ
ャッジ：Ｉ槻構制御記憶装γノは状態信号のみならず、
補助プロ１″？ツリが１５の１−ド情報をも受（）、が
っ＝Ｊコマンドその機４１うへ供給し、かつまたアドレ
スをメインメモリインターノ１−、イス制御記憶装置へ
供給し、それは、順次、同期の目的のためキャッシュ機
構制御ｆｌＩ記憶装置７＼イの現在の状態知らせるのみ
ならず、メインターしリインターフェイスモジュールへ
コマンドを供給する。

この発明の特徴は、補助プＬ１セッリとメインメモリシ
ステムとの間のシステムインターフェイスのためのマイ
クＥ１プログラムｉ’Ｊ　ｔｉｌｌ　装置にあり、その
ｆｂ’Ｊ　ＩＩＩ菰置装２つの制（ａ１１記憶装置を含
み、一方は」−トツシー２機構の＋ｊｌ能を制御し、他
方はメインタ−［リアクセスの機能を制９１１シ、その
場合第１制御記憶装置が、１倍１の制御Ｉ記憶装置へそ
の現在の状ｒ＋＋ｑを知らＵる第２の制９１１　％　ｇ
ｉヘアドレスまたはコマンドを与える。

ごの発明の１述Ｊ３　Ｊ、び他の刊Ｊム（および特徴は
、添付図面とともに打なう詳細イ）説明からさらに容易
に明らかどなろう。

実施例の説明 十で示したように、この発明（４エン１−リレベル７”
−タ／ＩＺＩ　（３（ツリ゛を人きな多小処］、１１シ
ステムへインターフェイスづることに向ＧＪられており
、そのエントリレベルプロセラＪは仝休としてシステム
のバーフＡ−マンスＪ５よびスルーブツトを高めるため
ロードされ−Ｃいないイー１事を処理するための補助プ
ロロツイＪ−と（）で働く。この発明ＥＪ２−レベルマ
イク［１制御装置の制御の一トでΔ−バラツブした態様
で作動づるメインメモリインターフェイス機１にと、主
ャッシニＩメモリ機栴とを提供することによってメモリ
アクロス能力、データ）＊度およびクロック周波数にお
（）る差を解決プるシステムインターフェイスにおい−
く実７ＩＩ！ｉされる。

このような多車処理システムが第１図に示されており、
Ｍ　ｏｔｌ他のアメリカ会衆ＩＫ口；′Ｉｎ番８第３゜
３１９．２２６に説明される形式の４５ので４つよい。

システムは複数１１！；Ｉのメイン処理コーニツ１へ１
０と、１またはそれ以上のＩ１０ブｌ］ｔ７ツリ１１と
を含み、その各々Ｌ；Ｌ　ｌ数個のターしり七ジニ１−
ル１２のいずれかと通信することができる。ざＩうに、
システムは複数個の補助プロセツサ１３をｆ）み、そ１
′１ら（４ちょうど商業的に入手し行る」−ントリレベ
ルプロセンナであってもよく、しかしながら、より遅い
クロック周波数おにびより小さなメ−しリアドレス能力
をイｊりる。たとえば、この発明の実施例に８５いて、
エントリレベルまたは補助１ノベルブロロツリは４メガ
ヘルツのり］］ツク速度をイスし、他方、システムの残
りのものは８メガヘルツのり［１ツク速度を１ｊ′する
。さらに、補助プロセツサはメモリの１万１２−ドしか
アドレスづることができず、他方、この発明においては
、４個のメインメモリモジコール１２がデータおよび′
ニー１−ドの１億２千８００万ワードをストアすること
ができる。しかしながら、第１図のメインメ−しりシス
テムの大きざのため、メモリアクセス時間は典型的には
１６００ノ−ノ秒であり、他方、補助ｌ″Ｌ１Ｌ１セツ
リは６００ナノ秒のみのメモリノｌクスクセス時間に対
して設計され−Ｃいる。

この発明のためのり１ま型的な補助ブｌ］　ｔ？ツ１す
およびシステムインターフェイスが第２図に示され、第
２図に＋１３いて、補助ブＩｌｌセンナはモジュラ２主
バスシスムであり、このシステムは、ＣＢＵＳｌ５およ
びＭＢＵＳ１６を介しでＵいに通信するデータ処理モジ
−Ｌ−ル１４ａ、プ［］ダラム制御モジュール１４ｂ、
ストアト論（１）！　ｆｔ１ｌＪす１１装置モジユール
１４Ｃおよび入力／出力モジトル１４（ｌを含む。

ＣＢＵＳｌ　５はストアト論理制（１１１装置１４Ｃか
ら他のづべてのモジュールへの情報を同報通信制御づ−
るために用いられ、他方、Ｍ［３ＵＳ１６はデータおよ
びアドレス情報を補助ブ１：１セッサの種々のモジュー
ルへ転ｊスツるために用いられる。ＤＢＵＳは、データ
９１！！理モジ」−ル１４ａ内で局部的に用いられるも
のとして示されＣいる。

さらに、第２図の補助ブ［Ｉセラ４Ｊ−は１００）ｊソ
ードのローカルメモリをアクセスづる／、：めのメ１゜
り制御モジコールを含む。しかじなか−う、補助プロセ
ッサは非常に大きなシステムとインター−７］−イスリ
ベぎてあく）ので、このＪ、う＜Ｋ　ｆｆ＋’制御菰置
は装ＣＢＵＳ　１５ＪＬＪ：ヒＭＢＵｓ　１６１；Ａニ
ッチ１ｌｆｉｌｕＪ７’口（？ツナの残りのものと通信
づ−るシス７ムインター７エイスユニツト１７と、第２
図で置換λ、られる。

この発明のシステムインターフェイスの！！！ｒｌｌ：
コーニッ１〜の回向が第３図に提１１（されており、１
１３図は、この発明に従って、キＡ−ツシ：Ｉ機ＩＭ、
メインメモリインターフコ−イス（顔構の（・〔）Ｚσ
）機能的ユニット、およびオーバラップした態様（゛キ
ャッジ：ｆ機構おにびメインストレージインターフＪ、
イ月蔑構の制御を行なうための２１ノベルマイクロ制御
装置２０を示している。デ′−タお、にび）７ドレスは
第２図のＭＢＵＳ１６を介して士ヤツシュメモリ機構へ
供給される。メインメモリシステムにおける記憶のため
のデータｔＩメインメモリシステムへ伝送づ゛るｌζめ
、キャッシュｔ１４Ｍを介してメインメモリインターフ
ェイス機構へ通される。メインメモリシス１ムから受（
）たデータおよび＝１−ドは、メインメモリインターフ
１イス（幾構によって受りられ、かつＭ　［３Ｕ　Ｓ　
１６の補助ブロセッ１すへ伝送するため、ヤｔ！ツシュ
メモリ機構へ伝送される。

個々のデータワードはまた、メインメモリインターフ１
イス機構からＭＢＵＳ１６へ直接伝送されることができ
る。コマンドが第２図のＣＢＵＳ　１５　ｔＪ口らマイ
クロ制御装置２０によって受けられて、それぞれのキＡ
・ツシニｌおＪ：ぴメインメモリインターフ１イス制御
記憶装置を駆動してそれらの対応のユニットを補止する
。メインメモリインターフェイス機構はまたメインメ王
りにおいてデータをアクセス覆るためメインメｒ−り制
御ワードを発生するためＭＢＵＳ１５からコマンドを受
（′ｊる。

玉ヱ１−と旦〕」−ｍ キャッシュメモリ機構の主たる影能（Ｊ、メ＝シ１ノア
クセス時間を、その大きなメインメモリシストムのため
の約１６００ナノ秒から、補助ブロセ・ソサの６００ナ
ノ秒のアク＋ノス時間に減少さけるＪとである。さらに
、キャッシュ機構は、２．ごうのり［１ツク時間しか必
要としない効率的１．「キ１７ツシユパージ（ｐｕｒｇ
ｅ　）　４９ｍ構を含む。補助ブ］」セ・ン４ノからキ
ャッシュ機４−１へのＪべての記憶はメインメモリシス
テム上へ直接通されるべきである。さらに、キャッシュ
メ七り機構はまた以上に詳細に説明づるように、ブ］］
グラムコード先１ツリを行なう。

再び第３図を参照して、キャッジ−１機構の主■−１ノ
メン１へは５２ピッ１−のレジスフ＊：　１．：　ｔＪ
：　２５６ソードＣ１ケーシヨンからなるランタムｊ７
　／）　Ｌスメｔりであるデータフフレイ３１である３
、このアｌノイ（よいプログラムコードが１２８ワー１
〜を占め、ｉ゛−タが１２８ワードを占めるＪ：うに分
割される。データからのブ■コグラムニ１−ドの偏１１
現象にＪ、つ−Ｃ１有効なプログラムコードを−ｆｎ　
することなくデータの選択的−郭を容易にするとともに
、キャツシュにおいて捕獲され１ｑる、＝１−ドループ
の書き過ぎからランダムデータアク１７スを防止するこ
とが（゛き、かつまた、以下により訂４１１　Ｇ、：説
明ブーるようにプログラムコード先取り供借を可能にす
る。

１２８ワードグループの各々は、メインメモリシステム
への−４べての取出しが乏３ワード動作であるのを可能
にでるように、′１６のεｌワードページへ分割される
。

データアレイ３１のアドレス指定は、要求された２０ピ
ッ］−アドレスの７個の最下位ビット（４ページビツト
および３ワードピツ１〜）をデータアレイへ通過させる
ことににつて３窯成される。最」三位アドレスビットは
キ１７ツシニＩ制陣ユニットによって発生され、このコ
ニツトは、要求されたオペレーションから、データアレ
イのデー９６１１分またはプログラムコードをアクセス
すべきかどうかを決定する。

第３図のｉｌｌｌｌ−ブル２４は各々１３ビツトの３２
ワードロケーシヨンと〔）て構成される。各ワードロケ
ーションはア゛−タアレイ３１の８ワードページに対応
りる。プ［１グラム−１−ド土ントリに対応する１６′
ノート、おＪ：びデータエン［−りに対応する１６ワー
ドがデータアレイにある。翻訳）−プルにＪ５　Ｇノる
１３ピツトワードは、データアレイ３１の対応のページ
に保ノ乃され（＞ｊ−夕の１３（個の最上位アドレスビ
ットである。翻訳テーブルは要求された２０ピッ１−ア
ドレスの４ページピツトににってアドレス１）ｉ定され
る。１１訳−テーブルの最上位アドレスビットは制御ユ
ーツ１〜２０によって発生される。翻訳テーブル２４の
出力は、要求されたアドレスの１３１の＾次じットど比
較！するとぎ、アドレスコンパレータ２７はじツト検出
−１ニッ１〜２８に信号で知らＵる。

有効ピッ１−アレイ２３が用いられて、ｆｆ１１訳デー
プル２４のアドレスのｈ幼性またｔｉｔ正しい丁−ント
リを示す。それは、　＃ＪＩ訳デーフル２４にＪハ」る
リベての１ントリに対して１ビット−を含む２１＋ＡＩ
の、４×４レジスタフアイルとして構成される。この構
成によって、キャッジ：Ｌは３２に代わって、４個のク
ロックタイムで一掃されることができる、なぜならばキ
ャッシュを一掃づるのに必要なものは有効ピッ１〜アレ
イの有効ヒラ１へをリセットづることであるからである
。有効ビットアレイは要求された２０ピツｉ〜フｌドレ
スのページビットによってアドレス指定される。データ
アレイ３１おにびｒｌＨＪＩテーブル２／Ｉの場合に１
３１．プるように、有効ピッ１へ７レイのための最上位
ノ′ドレスビットは制御ユニツｔ−２０によって発生さ
ねる。

ページｆ灸用アレイ（ｌｌａｇｅｔｌｓＯｄ　ａｒｌ’
ａｙ）　２２は、翻ム１（デープル２４のプログラムコ
ード部分のづべてのエン］−りに夕・ｊ応する１じット
を右づる。

それはまた物理的に別な４×４１ノジスタフアイルにお
いζ′実現される。ページ使用アレー（２２Ｌｄプログ
ラムコードルックアヘッドまたは先取りアルゴリズムに
Ｊ：って用いられる１、それは制御ユニツ１−２０　ｋ
−よって質埋されるワキ１ＪツシニＩ槻栴は、ＭｌｌＪ
Ｓ１６から２０ビツトアドレスのアドレスレジスタ２５
にＪ：つ（受（］るごとによって駆動さ１′Ｌ１そのア
ドレスｔよ１１時に、翻訳テーブル２４、有効ビン１〜
アレイ２３、アドレスコンパ１ノータ２７、ページを用
いたアレイ２２ｉＪ−３よびデータデ１ノイ３１へ供給
される。もし制御”１−ツ）−２（１もまたＣＢＵＳ１
５からの取出Ｌノコマントを受【）たならば、翻訳テー
ブル２４の出力は、ヒツＩ−検出コニッ１−２８によつ
−（、要求された２０ピツ１〜アドレスのうちの１３個
の最上位ピッ（−と比較される。

それらが等しく、４１］沼デーブルーＩントリに対応り
る有効ビットが真であれば、データアレイ３１の出力に
現存覆るデータが、要求さ４またデータぐある。ざもな
くば、要求されたデータ（ユキＶツシュ機構には存在μ
ず、メインメモリから要求されな（プればならない。取
出【〕要求がプログラムコードのためのもの又あれば、
以下に説明づる先取りアルゴリズムもＪ、ｌ、二呼出さ
れる。

制御ユニツ１−２０／ｆｉＣＢＵＳ１５から記４ｉｔ　
：、’、Ｉ　ｖ７ンドを受（）ると、翻訳テーブル２４
が、要求された２０ビツトアト１ノスのうち１３個のＪ
ｆｉｔ　ｌ−、ｉｌヒツトと比較され、かつそれらが等
しくかつ翻訳テーブルエントリにおりる対応するｈ効ヒ
ツトが真であれば、ヒツＩ−検出ユニット２７は制御−
１ニツ１〜２０に信号を与えてそれが書込み信号をデー
タアレイへ発生さＬ（るようにＪる。そのデータはまた
メインメモリへの伝送のためメインメしりインターフェ
イス機４ｔ４へも送られる。

先取りアルゴリズム）４本質的には次のとおりである。

コードが補助ブロセッリ゛【こＪ、り要求されるとき、
主１１ツシユ１ｍ　４Ｒｌｉｔ　１要求されたページが
データアレイ３１に存イＥ　リ−るかどうかを決定する
。

もし要求されたページがデータアレイ３１にあれば、要
求されたワードは補助ブ［１１Ｌ？ツサへ伝送されるａ
要求され！、：ページに関連するｐ　ａｇｅｌＪｓｅｄ
　Ｂ目がセットされると、動作が終了する。

要求されたページに関連するｐａｇｅ　（Ｊ　ｓｅ６３
　ｆｔがセラ１〜されなければ、先取り動作が開始され
る。

制御ユニットは’　Ｎ　Ｅ　Ｘ　’Ｉ”　”の８ワード
ベージのアドレスをｉ−＋　ｎ　する。このアドレスは
、”ＮＥＸｌ−″ページがデータアレイ３１に存在する
かどうかを決定する二ｔ１７ツシコ機構へ提示される。

もしそれが存在づれば、要求されたページに関連するＰ
ａｑｅ　ｊｌｓｅｄ　Ｂｉｔがセットされ、動作が終わ
る。もしそれが存在しな（）れば、キＶツシ」制御ユニ
ットはメモリインターフェイス制ｔｉｌｌ　＝Ｌユニッ
ト指令して、”ＮＥＸ王″ベージのためのメインメモリ
要求を始動さｔ！る。このとさ、要求されｌ、：ぺ−ジ
に関連のｌ〕ａｇｅ　ｊｌｓｅｄ　１３ｉＬがセットさ
れ、キャッシュ制御ユニットが遊び状態ｌ′−，進み、
それによって、補助プロセッリ要求をり−じスすること
ができるようにづる。なＪｊ　、メしり−ｒンターフエ
イス制御ユニツｌ−はメインメモリシステムとの通信を
維持づる。メインメモリシステムは”　Ｎ　Ｅ　Ｘ　Ｔ
　”ページデータに応答りるとさ、メモリインターフェ
イス制御１ニツトがこのデータを、データアレイ３１の
適当な１］クーシ１ンヘ向（プる。

メモリインターフェイス制御ユニットは、゛ＮトＸ　Ｔ
　”ページに関連のｐａｇｅ　ｊｌｓｅｄ　１３Ｎをリ
セッ］〜し、遊び状態に入り、それによつ（先ＩＩＩ（
り動作を完了する。

もし要求され／ｊページがｊ−シア１ノイ３３１に存在
しなりれば、メインメモリ要求が開始される。

メインメモリシステムが要求されたページを戻すと、デ
ータはｊ゛−タアレイ３１の）商当な【］ケケージシン
へりられる。同時に、要求されたワードが補助プＬ：Ｉ
　ｔ？ザヘ向りられる。ごのどき、制御ユニッ（〜は“
’ＮＥＸＩ”の８ワードページのアドレスを６１停する
。このアドレスは、”　Ｎ　ｌ＝　Ｘ　Ｔ“′ページが
データアレイ３１にγ１在Ｊるかどうかを決定するキャ
ッジ」機構へ提示される。もしそれが存在１れば、要求
されたページに関連覆るｐａｇｅＩＪｓｅｄ　Ｂｉｔが
＋？ラントれ、動作が終了りる。もしそれが存在しな（
プれば、キャッシュ制御ユニットはメモリインターフェ
イス制御ユニットを指令して、”　Ｎ　Ｅ　Ｘ　７−　
”ページのためのメインメモリ要求を開始さける。この
とき、要求されたページに関連のＰａｑｅ　Ｕｓｅｄ　
Ｂｉｔがセットされ、かつキトツシュ制御しニツ１〜は
遊び状態へ進み、それによって、補助プロセッリ゛要求
をザーピスすることができるようにする。なお、メモリ
インターフェイス制御ユニットはメインメモリシステム
との通信をＩ）’ｊする。メインメモリシステムがＮＥ
　Ｘ　Ｔ　”ページデータに応＠リ−ると、メモリイン
ターフェイス制御１ニツ１−はデータアレイ３１の適当
なロクーションへこのデータを向（Ｊる。メモリインタ
ーフ１イス制ｔｌｌＩに］ニラ１へは、”　Ｎ　Ｆ　Ｘ
　−１−”ページと関連のＰａｇｅ　Ｕｓｅｄ　Ｂｉｔ
をりｔ？ラット、ｌｆｉび状態へ入り、それに、につて
先１１Ｒり動作を完了さｌる。

メインメモリイＺ久二ニーＬゴ７：、−１＋Ｌｌｆｆｉ
−。

制御ユニツｌ−３０を除く、第３３図の残りの機能エレ
メントは、この発明のメインメしりインターフェイス機
ｌｒ４を形成する。これらの機能二１：ツ１〜は、メモ
リバスインターフェイス−１ニツ１〜３４、メモリイン
ターフ１イスレジスタ３２、バイパスレジスタ３３Ｊ３
よび制御発生ド光生器３３１を含む。

これらのユニットで、メインメ（−リインターフ「イス
機構は補助ブロセツ）す（、Ｌメイン多重処理システム
へインター７１イスする。特に、それは第１図の４個の
メインメモリユニット１２を、上述のギャツシュメモリ
機栴かつしたがって補助プロロツリとインターフェイス
する。

バスインターノエイスユニツト３４は、第１図の４　！
［１，１のメモリモジコール１２のイ：ｆ意のもの（但
し１個だ（］）にｉｎ　ｌ／＋’的に従うことが【゛き
、かつそれは同時にそのようなづべてのメモリモジコー
ルへ同報通信ゴることがてきる。バスインターフＪ−イ
スＪ−ニツ１〜３／ｌど、それそ４′２のメモリしジュ
ールとの間のバスは、基本的に（Ａ、、双方向性の、５
２ピッｌ〜幅のハスである。さらに、バスインターフｌ
イスユニツ（・は、制御信号を４個のメモリモジ５Ｉ−
ルｌ＼送りかつ４個のメし一〕七ジコールから受（プる
ために応答しｊｖＩるハントシＪ−イクユニツ１−（図
示１！　４’　）を含む。５２ビット幅のバスに加えて
、それぞれのメモリモジ−２−ルへの主制御ラインは、
メモリ要求ラインｌ＼のリクＩＴＬスタと、メモリデー
タ有効ラインへのリクーＪニスタと、リクエスタ内定応
答ラインへのメｔ−リ、Ｊ３よびリクニｒ−スタ否定ラ
インへのメヒリとを含む。

制御ワード発生器２１は、Ｃ１３Ｕ　Ｓ　１　！：５を
介して補助ブ１コセッザｈ冒うのコマンドを取り、かつ
イれらをメインメ七りモジコール制御ワードに変換する
。この」−ニラ］〜は、メインターＵリレスｆムをアド
レスするのに必要とされる延１寸され！、：’７７１．
：レス能力に灼−りるものである。制ｆｕｌｌ　「ノー
１−は幅か２５ラビッ１−であり、２つの異イするノＡ
−ンツ１−のらのである。−ノ）のノＡ−ｌット（３１
取出ｌ）および記憶のような通？＋ｆのメ−しり動作の
ｌ、＝めに用いられるメモリ動作要求であり、／′Ｉ（
ｌＬｌの異４＝るフィールドと、用いられない第５Ｍ目
のフィールドとを含む。

４個のフィールドアドレス１ノジスタ２５　ｔｊ３よび
アト１ノスバス３８を介して、Ｍ　１３１Ｊ　Ｓ　１　
（３か１うの補助プ［１セツリ〜によって供給される２
小ピツ１〜ｊ′ドレスフイールドと、制御ワード発生器
２１にＪ３いて２個のベース１ノジスタ（図示１！　ｌ
’　）の一方から得られる延長されたアドレスフィール
ドと、１つのデータまたＩＩＪ：　’−１−ドソードが
メ七り４、たけε３個のそのようなデータまたｔ、；ｔ
　＝＋　−１〜′１ノートから取出さねるべきかどうか
を特定する長さフィール１〜ど、メインメモリしシコー
ルの１って行なわれている動作と一致するメインメモリ
規定オペレーションコードを含むＡペレーションコード
ノｒ−ルド又ある。

メインメモリからの取出しの間に延長されたアドレスフ
ィールドを！ｊえる２つのペースレジスタは、゛データ
環境レジスタ″およびバコード環境データレジスタ″で
あり、これらは、それぞれ、ｊ−夕またはコードがメイ
ンメ゛しリモジ］−ルの１つから受けられているかどう
かに従って用いられる。最後に、バリディが全体の制御
ワードのために発生され、かつバリテｒフィールドへ挿
入される。

他の制御ワードフΔ−マツ１〜は、特別なメモリ管理動
作を要求づるために用いられるメモリ管理要求制御ワー
ドである。それは幅が５２ビン１〜であり、メモリ動作
要求制御ワードに）ホベられるものと類似りるＡべ１ノ
ーシ三３ン二１−トノイールドと、冨゛に１である長さ
フィールドと、基本要求の変形を作り出し補助プロロツ
リににっで発生されるパリアン１ヘフイールドとを含み
、必要なオペレーション：Ｉ−トの数を減らず。

キャツシコバイパスレジスタ；３３が、メインメモリモ
ジュールからＭＢＵＳ１６への直接の経路をうえるため
に用いられる。メインメモリｒ−ジニＩ−ルの１つｈ口
ら戻るデータは４−トツシーＩ機描を更新しようとしな
いときは、バイパス１ノジスタ３３はデータを直接補助
ブ１コセッリへ通まために用いられる。メインメモリモ
ジコールからｖ３るフ゛−タはキャッシュ機構を更新力
るために予定されかつ補助ブ］」セッリによっ”？要求
されるとき、そのデータがバイパスレジスタ３３によっ
て１ピーされ、同時に、Ｌ　１３　Ｕ　Ｓ　３７を介し
てフ゛−タアレイ３１へのメモリインターフコ−イスレ
ジスタζ３２へ１ハ給される。

ワードカウンタレジスタ（図示１．！す”）が３ビツト
レジスタとして設けられ、これは、キ１ｒツシｌメモリ
を更新す゛る目的で、″ワードアト１ノス″を発生づる
メモリインターフｌイスＩＭＷｒの能ノＪである。要求
されたデータまたはプログラムコードデータアイテムが
キャッシュに存在しないとさ、そのアイテムのアドレス
が、インターフＩイスｍ　４％を介して、メインメモリ
モジュールの１つにｉｌられる。しかしながら、ちょう
どそのアイテムを要求りる代わりに、そのアイラムかｄ
する全ページ（８１ノート）が要求３れる。しかしなが
ら、そのベージは、要求されたワードかます゛メインメ
モリ七ジュールから戻るように要求びれる。たとえば、
所望のワードが任意の８ツードページの第５５番目のワ
ードであれば、ｊ″−夕は次のシーケンス、すなわら、
ソード５．ソー１へ６．ワード７、ワード０、ソード２
．ワード、′うＪ３　Ｊ：びワード４のシーケンスで、
′７ｉｉばれたメモリモジ−？−ルｆ）ｓ　＋ら戻る。

この方法によって、所望のり−トは、平均して、もしペ
ージが常にｔノートＯから始まって戻されれば生じるで
あろうものよりも４り［］ツクタイム速く戻ることがで
きる。ワードカウンタは要求ぐれたアドレスからワード
ピッｈ　（１！−１−位ビツ１〜）をとらえる。８ワー
ドページがメ−しリモジ：１−・ルから戻ると、ワード
カウンタが増分され、ヒジ」１口８、パワードアドレス
ピッ１〜″を発生し、そのためキ〜７ツシユ機構が更新
されることができる。

凹／−ｆｌｉｌｌ　ｔｉｉ！工且菟り 第３図の制御ユニッ］へ２０が第４図に小５きれ、かつ
このユニツ１〜は、ハイｊ′ラーキ警こ構成されＩｓ２
つの制御能ｆｆ１Ｈ置からなり、第′１の制御２ＩＩ記
ｆＯ装置は−上述した（＝１７ツシ７メｔす機構のため
のｆｆ、ＩＩ衡１信号を１）ζ給しかつまた、−Ｖ述し
／、：メインメモリインターフＬイス礪描へルＩＪ　６
＋１　（Ｆｊ号を供給烹する第２の制ＯＩＩ記憶装置へ
のアドレスを供給りる。

この制御機栴（ま２つの」ミ東な１．１的で設合１され
ｔこ。

１つの考察は、現（７ｔｌるＡベレ〜シニ１ンの変化を
ｉｔ容覆るであろうフレキシブルなＰＸ　１ｆｌｉを（
：ｌ供りることであり、かつ形作ｌうれることがで・き
；Ｊ：　／、：　＋１置換されることができる制ユ１１
記憶装置Ｆ７１を１１？供りるごとによって新しいオペ
レーションをイ」り加えることである。他の考察は、通
゛帛の二ｌＶツシー：Ｉ機ＩＭ　７１ペレーシヨンを妨
害しないブ［１グラムニ］−ド先取りを可能にづること
である。第２の考察は２つの非同期式の、同時Ａ−ペレ
ーションを見失わないＪ、うにするための２個のマイク
ロブト１グラム＄り御菰６を必要とづる。

第４図において、キャッジコメモリ制御装置は、レジス
タカウンタ４４ａおよび４　／ｌ　１１の両方の内容に
Ｊ：ってアドレスされる制御８＋−、’　１８装置４０
かうなる。レジスタカウンタ４４　ａの内容は、第２図
および第３図のＣＩ：３１ＪＳ１５からマルチブレ９４
ノ４３ａを介して受りられるアドレスを含む。この初期
ノ２ドレスは、要求されたに（ｌツリ−２−機構Ａベレ
ーシェ］ンを形成覆るルーチンの第１の状態である。こ
の第１の状１ｔＨＩＪ、次の状態の１１−レスを知り、
マルチブレクリ４３ａへ戻る次の状態フィールドライン
に次の状態アドレスを置く。イれはＪ：た、マイクロプ
ログラムカウンタ／ｌ／Ｉａへの人ツノど（）て次の状
態フィールドを選択づる次の状態マルチブレクリ−＝ｉ
３ａの制ｆｉｌを変化さば−る。シーケンスが続くに従
って、各ルーチン状態は、−でのルーチンの終了になる
Ｊ、てその次を指す。この点で、次の状態マルチブレク
リ４；３ａへの制ｉｌｌ　１よ、　ＣＢ　ＵＳ１５５が
プログラムカウンタ４／１．ａへの次のアト１ノスを与
えるように変えられる。し！、二がって、第４図の制御
Ｉ装置は次の補助ブ１］セッリー要求のために利用でき
、かつ何の要求もなければ、ＣＢＵＳは適当な信号を制
御装置へ通づ。

直線シーケンスに加えζ、旧１１１１１　％　ｉｉ”＋
　４０　にＬ、１ノジスタ４４１）を条ｆ１づ（Ｊるた
め所望の状態ヒストを通過させるマルチブレクリ４３１
）によっｌ受りられる低次アト１ノス１′：′ツ１−に
よつｃ２つの状ｆＪｆ、を゛′テスト″リ−ることがで
きる。これらの状態（ま次のルーチン状態の間型べられ
る。状態の構台を含むことによって、ざらに）：ノキシ
プルなンイク１−）制御記憶装置が可能となる。

キャッジでＩメ七り制？ｌＩＩ記憶装置にＪ−リーｉス
ト。−＼れる状態（ｊｌ オペレージコンを受入れるためメインメしリインタＴ；
’　ｘ　ｄ　／　ＵＩｍｎｉ２４ｆｉｕ　置（７１１使
用１ｊＩ　ｆｉｔｊｌ、！ｔ　、：プロロツリへまｌこ
はプ］二１しツリからのｊ−タ中へ送のためのり［１ツ
クまたはり［］ツクリ゛ｒクルの使用可能度； 翻訳テーブルバリアイエラー： ヤヤッシコ−（Σ周描にお（〕る要求されＡ二’、７’
ドレスの存在； 先にアクヒスされた現イ！アドレスされた」−ドページ
（上の先取りアルタリズムを参照）；４：ヤツシュアド
レス制限１ラー；およびメインメモリインターフ１イス
制り１１記憶装置へ与えられる最後のキレツシュメ℃リ
サイクル。

制御記憶装置４１はメインメ尤すインターフェイス機構
のための制御信号を与え、かつ、ＣＢＵＳの代わりにキ
１ノッシュ制御記憶装冒４０から初期アドレス＜ｉペレ
ーション＝１−ド〉を受（プるということを除き、キャ
ッシニ２制御記１０装置４０ど同一である。さらに、そ
れは２に代わって、３個の状態をデスト′？Ｉ−ること
ができる。両制御記憶装置４０おにび４１は、それぞれ
、制御信号をキＶｌッシコメモリ機構およびメインメモ
リインターフ１イス機構へ与える。それらはまた、デー
タアレイ３１、翻訳デープル２／１、アドレスバス３８
、Ｌ　Ｂ　Ｕ　Ｓ　３７およびバスインターフェイスユ
ニット３４のための仲裁論］！１４２によって共有＝１
マントを与える。制御装置４０および４１は非同期的に
作動しかつ仲裁論理４２は制御記憶装置の一方または他
方からの制御信号を受入れるために与えられているとい
うことを思い出されるべさである。

メインメモリインターフ１イス制御３１１　Ｆ＝己ＩＣ
）　ｎ　ｉｊ’ｉ　Ｌこよって検査される条件は、 最終のメモリ要求のために利用て゛きるメインメモリの
肯定応答； １よりも多いメインメ七す−ヒジー１−ルのために受け
られていた１勺定応答信号（］ユンー条ｆｌｙ；メイン
メモリへ提示された制御ｒノートにおいＣ検出されたエ
ラー； インターフＪイスパリーフイ土う−： 有効なりクエスタデータへのメモリ。

内部の故障を検出したメインメし、リレス７ム：一般Ｉ
」的のカウンタオーパフ１１−；合理的なＨ’ｔの時間
内にメインメｔりがリク゛ｒストに応答しないこと；お
よび 完全なりり１スタオペ１ノーシＪンへのメしり。

第４図の制御装置において、制御ノ〔］−（よ、補助プ
ロセッリＣＩ３　Ｕ　Ｓから、メインメモリインターフ
ェイス制御記憶装置４１へのキ１／・ンシ−’１１１横
制御記憶装置４０へのものであり、各制御記憶装置はそ
の現在の状態を他の制御装置へ知らゼる。

づなわら、メインメモリインターフェイス制御記憶装置
は、それが遊び状態のときキ１７ツシユ制御記憶装置へ
信号を送り、キトツシュ制御記憶装置はそれが遊びでな
いときに補助プロセッサ゛へ知らヒる。このハンドシエ
イギング作用に、にって、駆動している制ｔ１１記憶装
置が、駆動された制御記憶装置が前のオペレーションを
完了する前に他のオペレーションを出すのを防止Ｊ−る
。

第４図の制御装置では、キャッシュ機構制御装置はメイ
ンメモリインターフェイス機構からのプログラムコード
先取りオペレーションを要求することができ、かつ、メ
インインターフェイス制御記憶装置が使用中で、メイン
メモリと通信しているとき、キャッシコ機構制御記ＩＱ
装置はキャッシュメモリのコードまたはデータのため補
助ブ１コセッリー要求を自由にサービスする。

結語 それぞれのプ１１ｍ＋　ｔツナおよびシステムが、異な
るクロック速度、メモリアクセス時間およびメモリアド
レス能力を有づる多重処理システムのメインメモリモジ
コールど、補助ブＩ−ＩＬ！ツリとの間のシステムイン
ターフェイスのための２１ノベル制御装置を説明した。

このＪ、うな制御装置は、Ａ−バラツブした態様で４−
■・ツシＬ檄侶を更新づるのに必要とされるメインメモ
リアクロスどは独１″！して遂行されるべきシステムイ
ンターフェイスの１〜Ｖ・ツシコ機栴と、補助プロしツ
リとの間の通４：１をイ虞している。

この発明の一実施例を開示したか、１Φ々の変形Ｊ５よ
び修正は前掲の特許請求の範囲に記載の発明の精神およ
び範囲から逸１１；２することなくなされるであろうと
いうことが当梨古にとって明らかであろう。

【図面の簡単な説明】

第１図はこの発明を用いる多小処即シスｉムの概略図で
ある。 第２図はこの発明の補助プロセッサーおにびシステムイ
ンターフェイスへの接続の概略図である。 第３Ａ図および第３Ｂ図はこの発明とともに用いられる
システムインターフＪイスの概略図である。 第４図はこの発明の２レベルマイクロ１ブ［１グラム制
ｉｌｌ装置の概略図である。 図において、１０はメインブロセシンクユニット、１１
　Ｇ、ｔ　ｌ１０７１−］セッサ、　１２ｔｊメＥ　１
．）　モジ二ｌ−ル、１３は召６助プ【コじツナ、１／
Ｉａはう゛′−タ処理モジュール、１４１〕はプ１コグ
ラム制御モジュー　ル、１４ｃはストアト論理制陣装′
ｆｔモジフール、１４ｄは入力／出力しジｊ、−ル、２
４は翻磨くチーフル、３１はデータアレイ、２０は制ｇ
１置ｔニツ（〜、２７（Ｊアドレスコンパレータ、２署
〕はヒツト検出ユニットを示覆。 手　続　＆ｆｉ　ＩＴ：　力（方式〉 昭和５９４Ｌ　５月４日 特許庁長官殿 ２、発明の名称 システムインターフエイスユニツ１へ ３、補正をする名 事件どの関係　特ｒ［出願人 什　所　）７メリ力合衆口］、ミシカン州、デトｍｌイ
１ヘパ０−ス・ブレイス　（番地なし） 名　称　バ］」−ス・］−ボレーション代表者　ウォル
ター・ジエイ・つｆリアハス４、代Ｊｌｊ人 ４１　所　大阪南北１７天神橋２丁目３３番９程　八千
代第一ビル電話　大阪（０６）３５１−６２３９　（代
）自発補正 ６、補ｊＥの対象 図面企図 ７、補正の内容 部平で描いた図面企図を別紙のとおり袖ヂＣ致しまづ。 なＪｊ内容についての変更ｔまありまけん。 以１− １８１晶’Ｆ　ｆＩ艮官）９ ］、事４′１の表示 １１ｉイ和！３９年９１’ｌ　；’Ｉ瞠Ｉｌ第６７３０
Ｂ舅２、光明の名師 シスアバインターフ１イスー１ニツ１−３．７吊正をづ
るち 事１′１どの関係　特６′１出願人 １１　所　アメリカ白票ＩＩＩ、ミシ刀ン州、デＩ−ロ
イ１〜バｒ」−ス・ブレイス　（番地イヱし）名　称　
バ（−１−ス・−１−ボレーシコン代表者　ウＡルター
・シエイ・つｒリアハス４、代Ｂ（＋人 （１所　大阪市北区人神橋２］［−じ３吊て）４号　八
千代第一ビル６、補ｒｌの対象 明細書の図面の簡１１１な説明の欄 ７、補正の内容 明ｔｌｌ１１第３８頁第１９　ｈど同第２０行との間に
下記の文章を挿入ηる。 以］− 記 ａＪＳ図ＩＪ第：Ｉ　Ａ　ｒｆｌＩ　Ａ３　Ｊ、７１　
第３１３１’ｉｌ　カラ（ｉ　成す１することを示Ｊ図
である。

Claims (1)

1. 【特許請求の範囲】 （１）　ブａ　ｔツザとメインメモリシステムとの間で
   のデータＪ５　、ｌ：びコードの伝）Ｘのためのシスア
   ムインターフＪイスユニツ１〜であって、１）イｊ記イ
   ンター７１−イス］ニツｌ−Ｃ，Ｌ、前記メインメモリ
   システムへ結合されてデータＬ１ｙ　Ｊ：び−１−ドを
   前記メモリシステムへ伝送しかつ前記メ−しりシスアム
   からデータａ３　Ｊ：びコードを受りるためのメモリイ
   ンターフゴーイス手段と、前記プ１］セッサＪ５よひ１
   ）ら記メモリインターフ１イスへ結合されて、前記ブ１
   １セツザににるアク１ｚスのため前記メインメモリシス
   テムから受（）たデータＪ＞　Ｊ：び」−ドを記憶づる
   ための主１１ツ２１機構手段と、 それぞれ前記キＶツシュ機構手段および前記メモリイン
   ターフェイス手段へ制御信号を与えるための出力を有り
   る第１のルリ御記憶装置Ｊ３よび第２の制御記憶＆置と
   を備え、 前記第１の制御記憶装置は７１〜レスノニし−Ｃｆ）Ｇ
   　ｉ；＋。 プロ廿ツ→ノからコマンドコードを受（）る入力をイ１
   し、前記第１の制御記憶装置ｒｒは、前記−１？ント二
   １−１〜に応答して、コマンｌ’　］−１・を供給Ｌノ
   てｉｊ’ｌ　ｉｉＬ！第２のルリ御記憶装置６をアドレ
   スづる、システムインターフエイスユニツ１〜。 （２）　前ｒｌＬ！　ｉｊ　２の制御記憶装置ｉ、７は
   萌ｖＩシ第′１の制御記憶装置へ結合びれて、−１！シ
   １〜＝＋　−ｌ・を受けるため第２の制御記憶８Ａｉｉ
   ｉの使用１１能度４第１の制御記憶装置〜へ信号で知ら
   せる、’ｌｊ♂Ｆ　ｉｌ’ｊ車の範囲第１項記載のシス
   テムインターノｒイスコニット。 （３）　前記−１−Ｖツシ′ＩＩＦＩ横は２つの部分、
   すなわら、コ、−１；’　ｌ？グメン１−にヌ＝＋　７
   する部分とデータレグメントに対する部分とを右りるノ
   ンタＬシ′クセスメモリを含み、前記部分は各々かイ［
   息の数のセグメントを含む複数個のグループｉこ分割さ
   れる、特許請求の範［！ＩＩ第１項記載のシステムイン
   ターノエイスユニツ１〜。 （４ン　前記プロセッサへ結合されてメモリアドレスを
   受ｔノるアドレスレジスタをさらに備え、前記アドレス
   は１ノード識別ノイールト、グループアドレスおよびセ
   グメントアドレスに分割され、かつ 前記ランダムアクヒスメモリ１こ記憶されたレグメン１
   −のうらセグメント識別フィール］！を受けるためのロ
   ケーションのデープルをさらに備えた、特許請求の範囲
   第３項記載のシステムインターフェイスユニット。 （５）　前記デープルのワード識別フィールドを、前記
   アドレスレジスタが局番プたアドレスのワード識別フィ
   ールドと比較しかつ比較が行なわれるときに前記第１の
   制御Ｉ記憶装置に信号で知らせるための比較検出手段を
   ざらに備えた、特許請求の範囲第４項記載のシステムイ
   ンターフェイスユニット。 （６）　前記メインメモリシステムは複数個のメモリコ
   ニツ１〜を含み、かつ 前記メモリインターフェイス手段は前記キャッシュ機構
   と、前記複数個のメモリユニットとの間で結合されるバ
   スインターフ１イス手段を含む、特許請求の範囲第１Ｊ
   ρ記載のシステムインターフエイスユニツ１−０ （７）　前記バスインターフェイス手段を前記キャッシ
   ュ機構手段へ結合ブるハスと、キャッシュ機構手段をバ
   イパスさけるため前記メモリバスインターフェイス手段
   とＩｆｊＪ　ｎｅブ１」セッサどの間に結合されるバイ
   パス１ノシスタとをさらに備えた、特許請求の範囲第６
   項３ｄ載のシステムインターフ１イスユニツト。 （８）　前記プロセッサと前記バスインターフェイス手
   段との間に結合されて、前記ブＣ］Ｌ！ツリからのコー
   ドを受けかつ付加的な制御ビットを前記コードへ連結し
   又前記メインメモリシステムをアドレスするための制御
   ワード発生手段をさらに’ｆ＋えた、特許請求の範囲第
   ６　ｆ１記載のシステムインターフｌイスユニット。 （９）　プロしツナとメインメモリシステムとの間での
   データおよびコードの伝送のためのシステムインターフ
   １イスユニット−であって、前記メインメモリシステム
   へ結合されてデータおよびコードを前記メモリシステム
   へ伝送しかつ前記メモリシステムからデータおよびコー
   ドを受りるためのメモリインターフェイス手段と、前記
   プロしツナおよび前記メモリインターフェイス手段へ結
   合されて、前記プロセッサによるアクＩ？スのため前記
   メインメモリシステムから受（プられたデータおよびコ
   ードを記憶するためのキャッジ：Ｌ機ｆｔ１５手段と、 ｎｂ記プロ廿ツリと、前記ギャッシ」０機構手段と、前
   記メモリインターフェイス手段との間に結合されて、ｎ
   ＆記プロセッサからコードを受（〕がっオーバラップし
   た態様で前記メモリインターフェイス１段および前記キ
   ャッシュｍ構手段を駆動Ｊる制御手段とを備えた、シス
   テムインターフェイスユニット。 （１０）　前記キャッシュ機構手段は２つの部分、すな
   わちコードセグメントの！、；めの部分とデータレグメ
   ン（〜のだめの部分とを有するランダムアクヒスメモリ
   を含み、前記２つの部分は複数グループ（分割され、各
   グループは任意の数のセグメントを含む、特許請求の範
   囲第１１１記載のシステムインターフ１イスユニツト。 （１１）　前記プロセッサへ結合されてメモリアドレス
   を受（）るアドレスレジスタをさらに備え、前記アドレ
   スはワード識別フィールド、グループアドレスおよびセ
   グメントアドレスに分割され、かつ アクセスメモリに記憶されたレグメン１〜のレグメン１
   〜識別フイールドを受ける！、：めの１】クージョン用
   テーブルをさらに備えた、！１４訂請求の範囲第１０項
   記載のシステムインターフ１イスユニツト。 （１２）　前記テーブルのワード識別フィールドを、前
   記アドレスレジスタにより受（Ｊられるアドレスのワー
   ド識別フィールドと比較しかつ比較が行なわれるとき前
   記制御手段に信号で知らＵるための比較検出手段をさら
   に備えた、特許請求の範囲第１１項記載のシステムイン
   ターフｌイスユニット。