JPS6030452B2 - スイッチング回路 - Google Patents
スイッチング回路Info
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- JPS6030452B2 JPS6030452B2 JP52155242A JP15524277A JPS6030452B2 JP S6030452 B2 JPS6030452 B2 JP S6030452B2 JP 52155242 A JP52155242 A JP 52155242A JP 15524277 A JP15524277 A JP 15524277A JP S6030452 B2 JPS6030452 B2 JP S6030452B2
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- collector
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はスイッチング用にトランジスタをヱミッタ接地
にて使用する場合に実施して好適なスイッチング回路に
関するものである。
にて使用する場合に実施して好適なスイッチング回路に
関するものである。
この種のトランジスタおよびその出力特性を第１図ａ，
ｂに示し説明すると、第１図ａにおいて、Ｑはコレクタ
ＣとエミツタＥおよびベースＢの各電極を有するＮＰＮ
トランジスタを示したものであり、また、第１図ｂは機
軸にコレクタ電流ｌｃ、機軸コレク・タェミッタ間電圧
ＶｃＥをとって表した出力特性を示し、ベース電流１８
をパラメータとして図示してある。
ｂに示し説明すると、第１図ａにおいて、Ｑはコレクタ
ＣとエミツタＥおよびベースＢの各電極を有するＮＰＮ
トランジスタを示したものであり、また、第１図ｂは機
軸にコレクタ電流ｌｃ、機軸コレク・タェミッタ間電圧
ＶｃＥをとって表した出力特性を示し、ベース電流１８
をパラメータとして図示してある。
第１図ｂにおいて、Ａ，，Ａ２，Ａ３・・・・・・はベ
ース電流、Ｂ，，Ｂ２，＆・・・…コレクタ電流Ｃ，，
Ｃ２，Ｃ３・・・・・・はコレクタ・ェミッタ間電圧に
ついての各々のスケールの基準を示す符号であり、図中
同一符号は同一レベルを示し、８・一０２は負荷曲線を
示す。今、飽和形のＮＰＮトランジスタＱからなるトラ
ンジスタスイッチにおいて、オン時の出力電圧は点０，
の電圧であり、ベースドライブ条件をＩＢ±へとすれば
、ｌｃ＝Ｂ４，ＩＢ＝Ａ４のコレク夕・ェミッタ飽和電
圧ＶｃＥ（ＳＡＴ）となる。
ース電流、Ｂ，，Ｂ２，＆・・・…コレクタ電流Ｃ，，
Ｃ２，Ｃ３・・・・・・はコレクタ・ェミッタ間電圧に
ついての各々のスケールの基準を示す符号であり、図中
同一符号は同一レベルを示し、８・一０２は負荷曲線を
示す。今、飽和形のＮＰＮトランジスタＱからなるトラ
ンジスタスイッチにおいて、オン時の出力電圧は点０，
の電圧であり、ベースドライブ条件をＩＢ±へとすれば
、ｌｃ＝Ｂ４，ＩＢ＝Ａ４のコレク夕・ェミッタ飽和電
圧ＶｃＥ（ＳＡＴ）となる。
この出力電圧は回路の電力損失および次段への電圧レベ
ルを決定するために重要であり、低い方が望ましい。そ
して、コレクタ・ェミツタ飽和電圧ＶｃＥ（ＳＡＴ）は
コレクタ電流ｌｃとべ‐ス電流ＩＢにより定まり、前段
の回路の電流容量を小さくおさえるためには、低電圧に
おけるトランジスタの電流増幅率ｈＦＥが高い方が望ま
しい。一方、オフ時においては、負荷曲線は点ａ２へ移
り、ＮＰＮトランジスタＱのコレクタ・ェミツタ間電圧
ＶｃＥｏ、コレクタ・ェミッタ間漏洩電流ＩｃＥ。
ルを決定するために重要であり、低い方が望ましい。そ
して、コレクタ・ェミツタ飽和電圧ＶｃＥ（ＳＡＴ）は
コレクタ電流ｌｃとべ‐ス電流ＩＢにより定まり、前段
の回路の電流容量を小さくおさえるためには、低電圧に
おけるトランジスタの電流増幅率ｈＦＥが高い方が望ま
しい。一方、オフ時においては、負荷曲線は点ａ２へ移
り、ＮＰＮトランジスタＱのコレクタ・ェミツタ間電圧
ＶｃＥｏ、コレクタ・ェミッタ間漏洩電流ＩｃＥ。
が回路設計上重要なパラメータとなる。そして、コレク
タ・ェミッタ間電圧ＶｃＥ。値が低い場合においては、
ブレークダウン領域にまで負荷線が入りこみ、このとき
オフ時においてもコレクタ・ェミッタ間にはブレークダ
ウン電流が流れ、完全にオフするためにはェミッタ・ベ
ース間を逆バィアスして逆方向のベース電流ＩＢＲを流
してやる必要がある。また、長時間ブレークダウン領域
にとどまっている場合には、ＮＰＮトランジスタＱがそ
のエネルギーストレスにより破壊する場合があり、この
ため、オフ時においては、ＮＰＮトランジスタＱのコレ
クタ・ェミッタ間電圧ＶｃＥｏに充分余裕ある設計が必
要である。このように、スイッチング用トランジスタと
しては、低電圧領域においては電流増幅率ｈＦ８が高く
、コレクタ・ェミッタ飽和電圧ＶＣ８（ＳＡＴ）が低い
ことと共に、高電圧領域においてのコレクタ・ヱミッタ
間電圧Ｖｃ８。が高く、コレクタ・ェミッタ間漏洩電流
ＩｃＥ。が小さいことが望ましい。しかしながら、トラ
ンジスタを製作する上においては、直流増幅率ｈＦｃ、
コレクタ・ヱミッタ飽和電圧ＶｃＥ（ＳＡＴ）特性を向
上させるパラメータの多くは、コレクタ・ェミツタ間電
圧Ｖｃ耳ｏ、コレクタ・ェミッタ間漏洩電流ＩｃＥ。
タ・ェミッタ間電圧ＶｃＥ。値が低い場合においては、
ブレークダウン領域にまで負荷線が入りこみ、このとき
オフ時においてもコレクタ・ェミッタ間にはブレークダ
ウン電流が流れ、完全にオフするためにはェミッタ・ベ
ース間を逆バィアスして逆方向のベース電流ＩＢＲを流
してやる必要がある。また、長時間ブレークダウン領域
にとどまっている場合には、ＮＰＮトランジスタＱがそ
のエネルギーストレスにより破壊する場合があり、この
ため、オフ時においては、ＮＰＮトランジスタＱのコレ
クタ・ェミッタ間電圧ＶｃＥｏに充分余裕ある設計が必
要である。このように、スイッチング用トランジスタと
しては、低電圧領域においては電流増幅率ｈＦ８が高く
、コレクタ・ェミッタ飽和電圧ＶＣ８（ＳＡＴ）が低い
ことと共に、高電圧領域においてのコレクタ・ヱミッタ
間電圧Ｖｃ８。が高く、コレクタ・ェミッタ間漏洩電流
ＩｃＥ。が小さいことが望ましい。しかしながら、トラ
ンジスタを製作する上においては、直流増幅率ｈＦｃ、
コレクタ・ヱミッタ飽和電圧ＶｃＥ（ＳＡＴ）特性を向
上させるパラメータの多くは、コレクタ・ェミツタ間電
圧Ｖｃ耳ｏ、コレクタ・ェミッタ間漏洩電流ＩｃＥ。
特性を低下させるパラメータであり、トランジスタの設
計においては、その用途に応じて何れか一方の性能を儀
一性にして設計されるのが通例である。以上のような問
題点に対して従来の回路上の工夫としては、第２図ａに
示すように、トランジスタＱのェミッタＥ・ベースＢ間
に抵抗Ｒ８Ｂを接続して、オン時の特性の低下は前段回
路の電流容量を増加させることにより補い、オフ時の特
性を向上させている回路が使用されている。
計においては、その用途に応じて何れか一方の性能を儀
一性にして設計されるのが通例である。以上のような問
題点に対して従来の回路上の工夫としては、第２図ａに
示すように、トランジスタＱのェミッタＥ・ベースＢ間
に抵抗Ｒ８Ｂを接続して、オン時の特性の低下は前段回
路の電流容量を増加させることにより補い、オフ時の特
性を向上させている回路が使用されている。
そして、縦軸にコレクタ電流ｌｃ、機軸にコレクタ・ェ
ミッタ電圧Ｖｃ８をとって表わした第２図ｂに示した出
力特性は、ェミッタ・ベース間に抵抗（ＲＢＥ）が接続
されている回路を１個のトランジスタとみたもので、コ
レクタ・ェミッタ間電圧ＶｃＥｏは等価的にＶｃＥＲと
なり、ブレークダウン電圧は増加し、オフ時の特性は改
良されている。しかしながら、低電圧での電流増幅率ｈ
刊は低下し、第２図ｂに示すように、ｌｃ＝Ｂ４を飽和
させるためにはｌｏ＝Ａ５（Ａ５＞Ａ４）が必要となる
。
ミッタ電圧Ｖｃ８をとって表わした第２図ｂに示した出
力特性は、ェミッタ・ベース間に抵抗（ＲＢＥ）が接続
されている回路を１個のトランジスタとみたもので、コ
レクタ・ェミッタ間電圧ＶｃＥｏは等価的にＶｃＥＲと
なり、ブレークダウン電圧は増加し、オフ時の特性は改
良されている。しかしながら、低電圧での電流増幅率ｈ
刊は低下し、第２図ｂに示すように、ｌｃ＝Ｂ４を飽和
させるためにはｌｏ＝Ａ５（Ａ５＞Ａ４）が必要となる
。
しかして、この抵抗（ＲＥＢ）の効果は、抵抗値が小さ
ければ小さいほどオフ時の高電圧特性は改良され、オン
特性は低下する。つまり、抵抗（ＲＯＢ）を持続する方
式は、その効果を得るためには必然的に前段回路の電流
容量を増加する必要がある。本発明は以上の点に鑑み、
このような問題を解決すると共にかかる欠点を除去すべ
〈なされたもので、その目的は簡単な回路構成によって
、従来のトランジスタをより有効にスイッチング動作さ
せることができ、また、前段回路の電流容量を増加する
ことなく、与えられたトランジスタをスイッチング用と
して有効に使用することができるスイッチング回路を提
供することにある。
ければ小さいほどオフ時の高電圧特性は改良され、オン
特性は低下する。つまり、抵抗（ＲＯＢ）を持続する方
式は、その効果を得るためには必然的に前段回路の電流
容量を増加する必要がある。本発明は以上の点に鑑み、
このような問題を解決すると共にかかる欠点を除去すべ
〈なされたもので、その目的は簡単な回路構成によって
、従来のトランジスタをより有効にスイッチング動作さ
せることができ、また、前段回路の電流容量を増加する
ことなく、与えられたトランジスタをスイッチング用と
して有効に使用することができるスイッチング回路を提
供することにある。
このような目的を達成するために、本発明は、１個以上
のトランジスタと１個以上のェンハンスメント形電界効
果トランジスタを有し、前記トランジスタのェミツ外こ
電界効果トランジスタのソース（またはドレィン）を電
気的に接続し、トランジスタのベースにその電界効果ト
ランジスタのドレィン（またはソース）を電気的に接続
し、トランジスタのコレクタにその電界効果トランジス
タのゲートを電気的に接続するようにしたものである。
のトランジスタと１個以上のェンハンスメント形電界効
果トランジスタを有し、前記トランジスタのェミツ外こ
電界効果トランジスタのソース（またはドレィン）を電
気的に接続し、トランジスタのベースにその電界効果ト
ランジスタのドレィン（またはソース）を電気的に接続
し、トランジスタのコレクタにその電界効果トランジス
タのゲートを電気的に接続するようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第３図ａは本発明によるスイッチング回路の一実施例を
示す回路図である。第３図ａにおいて、ＱはＮＰＮトラ
ンジスタ、ＦＥＴはエンハンスメント形電界効果トラン
ジスタで、そのソースＳはＮＰＮトランジスタＱのエミ
ツタＥに、ドレインＤはＮＰＮトランジスタＱのベース
Ｂに、ゲートＧはＮＰＮトランジスタＱのコレクタＣに
それぞれ接続されている。第３図ｂは縦藤にコレクタ電
流ｌｃ、横軸にコレクタ・ェミッタ電圧Ｖｃ８をとって
表わした第３図ａに示す回路を有する素子を１個のトラ
ンジスタとして示される出力特性である。このように構
成された回路においては、以下の動作説明から明らかな
ように、オン時の侍曲ま第１図に示したもののオン時の
特性と実質的に同等になり、また、オフ時の特性は第２
図に示した抵抗（ＲＢＥ）を接続した場合と実質的に同
等になる。
第３図ａは本発明によるスイッチング回路の一実施例を
示す回路図である。第３図ａにおいて、ＱはＮＰＮトラ
ンジスタ、ＦＥＴはエンハンスメント形電界効果トラン
ジスタで、そのソースＳはＮＰＮトランジスタＱのエミ
ツタＥに、ドレインＤはＮＰＮトランジスタＱのベース
Ｂに、ゲートＧはＮＰＮトランジスタＱのコレクタＣに
それぞれ接続されている。第３図ｂは縦藤にコレクタ電
流ｌｃ、横軸にコレクタ・ェミッタ電圧Ｖｃ８をとって
表わした第３図ａに示す回路を有する素子を１個のトラ
ンジスタとして示される出力特性である。このように構
成された回路においては、以下の動作説明から明らかな
ように、オン時の侍曲ま第１図に示したもののオン時の
特性と実質的に同等になり、また、オフ時の特性は第２
図に示した抵抗（ＲＢＥ）を接続した場合と実質的に同
等になる。
なお、ここでオン時というのは、トランジスタＱがオフ
状態からオン状態に移行するターンオン時（過度状態）
ではなく、オン状態移行後の定常状態になった時である
。また、オフ時の意味も同様に定常状態になった時であ
る。つぎにこの第３図に示す実施例の動作を第４図、第
５図を参照して説明する。
状態からオン状態に移行するターンオン時（過度状態）
ではなく、オン状態移行後の定常状態になった時である
。また、オフ時の意味も同様に定常状態になった時であ
る。つぎにこの第３図に示す実施例の動作を第４図、第
５図を参照して説明する。
第４図および第５図は本発明の効果を説明するための特
性図で、第４図はェミッタ・ベース間に接続する抵抗（
ＲＥＢ）の抵抗値ＲＢと電流増幅率ｈＦＥ、コレクタ・
ェミツタブレークダウン電圧Ｖｃ８ｏとコレクタ・ベー
スブレークダウン電圧ＶｃＢｏの相関を示し、第５図は
本発明の回路におけるコレクタ・ェミツタ間電圧Ｖｃ８
（ゲート・ソース間電圧ＶＧｓ）とェミッタ・ベース間
の抵抗値Ｒ８（ソース・ドレィン間の抵抗値Ｒｓｏ）の
相関を示す。
性図で、第４図はェミッタ・ベース間に接続する抵抗（
ＲＥＢ）の抵抗値ＲＢと電流増幅率ｈＦＥ、コレクタ・
ェミツタブレークダウン電圧Ｖｃ８ｏとコレクタ・ベー
スブレークダウン電圧ＶｃＢｏの相関を示し、第５図は
本発明の回路におけるコレクタ・ェミツタ間電圧Ｖｃ８
（ゲート・ソース間電圧ＶＧｓ）とェミッタ・ベース間
の抵抗値Ｒ８（ソース・ドレィン間の抵抗値Ｒｓｏ）の
相関を示す。
なお、第４図において、実線は電流増幅率ｈＦＥとェミ
ッタ・ベース間の抵抗ＲＥＢとの相関を示したものであ
り、点線はＶｃ８。／ＶｃＢ。とＲ８８との相関を示し
たものである。そして、イは機軸に示すェミッタ・ベー
ス間の抵抗値Ｒ８の低い領域を示し、口は高い領域を示
す。ここで、第４図はヱミツタ・ベース間にその接合と
並列に接続された抵抗（ＲＥＢ）の抵抗値ＲＢとｈＦＥ
・ＶｃＥ。
ッタ・ベース間の抵抗ＲＥＢとの相関を示したものであ
り、点線はＶｃ８。／ＶｃＢ。とＲ８８との相関を示し
たものである。そして、イは機軸に示すェミッタ・ベー
ス間の抵抗値Ｒ８の低い領域を示し、口は高い領域を示
す。ここで、第４図はヱミツタ・ベース間にその接合と
並列に接続された抵抗（ＲＥＢ）の抵抗値ＲＢとｈＦＥ
・ＶｃＥ。
′ＶｃＢ。の相関図である。まず、ヱミッタ・ベース間
の抵抗値ＲＢが小さい第４図の低い領域イにおいては、
電流増幅率ｈＦ８は極端に低下し、コレクタ・ェミツタ
ブレークダウン電圧ＶｃＥｏはほぼコレクタ・ベースブ
レークダウン電圧ＶｃＢｏ値に近づく。つぎに、ェミツ
タ・ベース間の抵抗値ＲＢが増加し、数ＫＱ以上になる
と、電流増幅率ｈＦＥは抵抗の接続されていない状態の
電流増幅率ｈＦＥにほぼ回復し、コレクタ・ェミッタブ
レークダゥン電圧ＶｃＥｏは抵抗の接続されていないＶ
ＣＥ。
の抵抗値ＲＢが小さい第４図の低い領域イにおいては、
電流増幅率ｈＦ８は極端に低下し、コレクタ・ェミツタ
ブレークダウン電圧ＶｃＥｏはほぼコレクタ・ベースブ
レークダウン電圧ＶｃＢｏ値に近づく。つぎに、ェミツ
タ・ベース間の抵抗値ＲＢが増加し、数ＫＱ以上になる
と、電流増幅率ｈＦＥは抵抗の接続されていない状態の
電流増幅率ｈＦＥにほぼ回復し、コレクタ・ェミッタブ
レークダゥン電圧ＶｃＥｏは抵抗の接続されていないＶ
ＣＥ。
（二ＶＣ８。／ｎ．ノｈＦＥ）となる。
一方、ェンハンスメント形電界効果トランジスタ（ＦＥ
Ｔ）はゲート電圧の変化により、ソース・ドレィン間の
抵抗の変化は１種の可変抵抗であり、第３図ａのように
接続した場合のコレクタ・ェミッタ間電圧ＶｃＥとェミ
ッタ・ベース間の抵抗値Ｒ。
Ｔ）はゲート電圧の変化により、ソース・ドレィン間の
抵抗の変化は１種の可変抵抗であり、第３図ａのように
接続した場合のコレクタ・ェミッタ間電圧ＶｃＥとェミ
ッタ・ベース間の抵抗値Ｒ。
（ＦＥＴとしてはゲート・ソース間電圧ＶＧｓとソース
・ドレィン間の抵抗Ｒｓｏ）の関係は第５図に示すよう
になり、コレク夕・ェミツタ間電圧ＲｃＥが増加するに
したがい等価的にェミッ夕・ベース間の抵抗値Ｒ８は低
くなる。この特性を粗合せることにより、第３図ｂに示
す如き出力特性を得ることができる。すなわち、トラン
ジスタＱがオフ状態にあるときには、トランジスタＱの
ェミッタ・コレクタ間電圧ＶｃＥが高いので、ェンハン
スメント形電界効果トランジスタ（ＦＥＴ）のゲートに
は、この高い電圧（ＶｃＥ）が印加され、第５図のＶｃ
８（ＶＧｃ）対ＲＢ（Ｒ９ｏ）特性曲線から明らかなよ
うに、等価的にェミッ夕・ベース間の抵抗値Ｐ８（＝Ｒ
ｓｏ）は低くなり、実質的に第２図に示したヱミッタ・
べ−ス間に抵抗ＲＥ８を接続したものと同等になる。
・ドレィン間の抵抗Ｒｓｏ）の関係は第５図に示すよう
になり、コレク夕・ェミツタ間電圧ＲｃＥが増加するに
したがい等価的にェミッ夕・ベース間の抵抗値Ｒ８は低
くなる。この特性を粗合せることにより、第３図ｂに示
す如き出力特性を得ることができる。すなわち、トラン
ジスタＱがオフ状態にあるときには、トランジスタＱの
ェミッタ・コレクタ間電圧ＶｃＥが高いので、ェンハン
スメント形電界効果トランジスタ（ＦＥＴ）のゲートに
は、この高い電圧（ＶｃＥ）が印加され、第５図のＶｃ
８（ＶＧｃ）対ＲＢ（Ｒ９ｏ）特性曲線から明らかなよ
うに、等価的にェミッ夕・ベース間の抵抗値Ｐ８（＝Ｒ
ｓｏ）は低くなり、実質的に第２図に示したヱミッタ・
べ−ス間に抵抗ＲＥ８を接続したものと同等になる。
次に、前段回路からトランジスタＱにベース電流が供給
されると、前段回路からの電流は当初トランジスタＱの
ベースからェミッタへの経路（ベース電流）と、電界効
果トランジスタ（ＦＥＴ）のドレインからソースへの経
路とに分流するが、トランジスタＱへのベース電流によ
りコレクタ・ェミッタ間の電圧が低下し、第５図からわ
かるように電界効果トランジスタ（ＦＥＴ）のソース・
ドレィン間抵抗ＲｓＤ＝ＲＢが増大する。その結果、ト
ランジスタＱのベース電流は更に増加し、他方電界効果
トランジスタ（ＦＥＴ）のドレインからソースへの電流
は更に減少し、トランジスタＱはオン状態に移行する。
そして、トランジスタＱがオン状態に移行した後には、
電界効果トランジスタ（ＦＥＴ）のソース・ドレィン間
抵抗Ｒｓｏ＝ＲＢ非常に大きくなる。従って、トランジ
スタＱがオン状態に移行した後では、前段回路から供給
される電流は、全てトランジスタＱのベース電流になる
とみなせるので、トランジスタＱのコレクタ・エミッタ
電圧は、ＩＢ＝へ（Ａ４＜Ａ５）のベース電流でコレク
タ・ヱミッタ飽和電圧ＶｃＥ（ＳＴＡ）となり、実質的
に第１図に示したコレクタ・ベース間に低抗を接続しな
いものと同等になる。このように、ＮＰＮトランジスタ
Ｑとエンハンスメント形電界効果トランジスタ（ＦＥＴ
）を第３図ａに示すように接続することにより、オン時
には実質的にベース・ェミッタ間に抵抗を接続しないも
のと同等になり、オフ時にはベース・ェミッタ間に抵抗
を接続したものと実質的に同等になるので、従来のトラ
ンジスタをより有効にスイッチング動作させることがで
きる。
されると、前段回路からの電流は当初トランジスタＱの
ベースからェミッタへの経路（ベース電流）と、電界効
果トランジスタ（ＦＥＴ）のドレインからソースへの経
路とに分流するが、トランジスタＱへのベース電流によ
りコレクタ・ェミッタ間の電圧が低下し、第５図からわ
かるように電界効果トランジスタ（ＦＥＴ）のソース・
ドレィン間抵抗ＲｓＤ＝ＲＢが増大する。その結果、ト
ランジスタＱのベース電流は更に増加し、他方電界効果
トランジスタ（ＦＥＴ）のドレインからソースへの電流
は更に減少し、トランジスタＱはオン状態に移行する。
そして、トランジスタＱがオン状態に移行した後には、
電界効果トランジスタ（ＦＥＴ）のソース・ドレィン間
抵抗Ｒｓｏ＝ＲＢ非常に大きくなる。従って、トランジ
スタＱがオン状態に移行した後では、前段回路から供給
される電流は、全てトランジスタＱのベース電流になる
とみなせるので、トランジスタＱのコレクタ・エミッタ
電圧は、ＩＢ＝へ（Ａ４＜Ａ５）のベース電流でコレク
タ・ヱミッタ飽和電圧ＶｃＥ（ＳＴＡ）となり、実質的
に第１図に示したコレクタ・ベース間に低抗を接続しな
いものと同等になる。このように、ＮＰＮトランジスタ
Ｑとエンハンスメント形電界効果トランジスタ（ＦＥＴ
）を第３図ａに示すように接続することにより、オン時
には実質的にベース・ェミッタ間に抵抗を接続しないも
のと同等になり、オフ時にはベース・ェミッタ間に抵抗
を接続したものと実質的に同等になるので、従来のトラ
ンジスタをより有効にスイッチング動作させることがで
きる。
なお、本発明は少なくとも１個のトランジスタと、少な
くとも１個のェンハンスメソト形電界効果トランジスタ
を有する回路構成を提供するものであるが、本発明の回
路を等価的に有する半導体装置もスイッチング回路用と
して有効なものである。
くとも１個のェンハンスメソト形電界効果トランジスタ
を有する回路構成を提供するものであるが、本発明の回
路を等価的に有する半導体装置もスイッチング回路用と
して有効なものである。
例えば、従来のＴＯ−３のトランジスタパッケージ内に
従釆のトランジスタチップとェンハンスメント形電界効
果トランジスタチップを本発明の回路方式によりハイブ
リッドに接続した半導体装置はスイッチング用として今
後、従来の素子よりも使用範囲が広いものとして有用と
なる。また、モノリシツクの復合トランジスタとするこ
とも可能である。なお、本実施例においては、トランジ
スタＱにＮＰＮトランジスタを使用したが、ＰＮＰトラ
ンジスタを使用する回路にいてももちろん適用されるも
ので、ＰＮＰトランジスタの場合も同様であり、そのと
きの電界効果トランジスタ（ＦＥＴ）の極性は反対のも
のを使用することはいうまでもない。
従釆のトランジスタチップとェンハンスメント形電界効
果トランジスタチップを本発明の回路方式によりハイブ
リッドに接続した半導体装置はスイッチング用として今
後、従来の素子よりも使用範囲が広いものとして有用と
なる。また、モノリシツクの復合トランジスタとするこ
とも可能である。なお、本実施例においては、トランジ
スタＱにＮＰＮトランジスタを使用したが、ＰＮＰトラ
ンジスタを使用する回路にいてももちろん適用されるも
ので、ＰＮＰトランジスタの場合も同様であり、そのと
きの電界効果トランジスタ（ＦＥＴ）の極性は反対のも
のを使用することはいうまでもない。
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、トランジスタと、このトラン
ジスタのェミツタにソースまたはドレィンが接続されベ
ースにドレィンまたはソ−スが接続されコレク外こゲー
トを接続したェンハンスメント形電界効果トランジスタ
とからなる簡単な回路構成によって、従来のトランジス
タをより有効にスイッチング動作させることができ、前
段回路の電流容量を増加することなく、与えられたトラ
ンジスタをスイッチング用として有効に使用することが
できるので、実用上の効果は極めて大である。
な手段を用いることなく、トランジスタと、このトラン
ジスタのェミツタにソースまたはドレィンが接続されベ
ースにドレィンまたはソ−スが接続されコレク外こゲー
トを接続したェンハンスメント形電界効果トランジスタ
とからなる簡単な回路構成によって、従来のトランジス
タをより有効にスイッチング動作させることができ、前
段回路の電流容量を増加することなく、与えられたトラ
ンジスタをスイッチング用として有効に使用することが
できるので、実用上の効果は極めて大である。
このように、本発明によれば、従釆のこの種の回路に比
して多大の効果があり、半導体回路および半導体装置と
しては独自のものである。
して多大の効果があり、半導体回路および半導体装置と
しては独自のものである。
【図面の簡単な説明】
第１図ａ，ｂおよび第２図ａ，ｂは従来の半導体回路の
例を示す回路図とその出力特性を示す特性図、第３図ａ
，ｂは本発明によるスイッチング回略の一実施例を示す
回路図とその出力特性を示す特性図、第４図および第５
図は本発明の効果の説明に供する特性図である。 Ｑ・・・・・・トランジスタ、ＦＥＴ・・・・・・電界
効果トランジスタ。 第１図 第２図 第３図 第４図 第５図
例を示す回路図とその出力特性を示す特性図、第３図ａ
，ｂは本発明によるスイッチング回略の一実施例を示す
回路図とその出力特性を示す特性図、第４図および第５
図は本発明の効果の説明に供する特性図である。 Ｑ・・・・・・トランジスタ、ＦＥＴ・・・・・・電界
効果トランジスタ。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- １ 少なくとも１個のトランジスタと、少なくとも１個
のエンハンスメント形電界効果トランジスタを有し、前
記トランジスタのコレクタを第１の定電位点に、エミツ
タを第２の定電位点にそれぞれ接続すると共に、前記ト
ランジスタのコレクタに前記電界効果トランジスタのゲ
ートを、ベースに前記電界効果トランジスタの一方の主
電極を、エミツタに前記電界効果トランジスタの他方の
主電極をそれぞれ接続し、前記トランジスタがオフ状態
からオン状態に移行するときには、前記電界効果トラン
ジスタを導通させ、前記トランジスタがオン状態に移行
した後には、前記電界効果トランジスタをしや断させる
ようにしたことを特徴とするスイツチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155242A JPS6030452B2 (ja) | 1977-12-22 | 1977-12-22 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155242A JPS6030452B2 (ja) | 1977-12-22 | 1977-12-22 | スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5487059A JPS5487059A (en) | 1979-07-11 |
| JPS6030452B2 true JPS6030452B2 (ja) | 1985-07-16 |
Family
ID=15601634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52155242A Expired JPS6030452B2 (ja) | 1977-12-22 | 1977-12-22 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030452B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57125045U (ja) * | 1981-01-28 | 1982-08-04 |
-
1977
- 1977-12-22 JP JP52155242A patent/JPS6030452B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5487059A (en) | 1979-07-11 |
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