JPS6030971B2 - ラッチ回路部を有するデ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ラッチ回路部を有するデータ処理装置、特に
トライ・ステート出力素子を有するヮィャド・オア可能
な回路部を用いてヮィャド・オァ回路なラツチ回路部を
構成し、例えばローカル・ストレージからの謙出しデー
タをラッチしたり、あるいは演算ユニットからの出力デ
ータをラッチしたりする処理部に使用したラッチ回路部
を有するデータ処理装置に関するものである。

本発明はそれに限られれるものではないが、近年、高速
度・高密度でかつ安価なメモリ素子が開発されると共に
、中央処理装置内部の各種レジスタが上記〆モリ素子を
用いて構成されるローカル・ストレージに置換されるよ
うになりつつある。

このような。ーカル・ストレージの出力側には、｛ｉＷ
わゆるレーシングを防止すること、｛ｉｉ｝一般にロー
カル・ストレージに対するアクセスに当って議出しデー
タが出力されつつある間に次のアドレス情報によるアク
セスがスタートされること、などの理由から、ラツチ回
路またはレジスタ回路がもうけられる。第１図および第
２図は夫々、ローカル・ストレージの出力にラッチ回路
やレジスタ回路を用いる態様を示している。

図中、１はローカル・ストレージ、２は演算ユニット、
３はＡレジスタ、４はＢレジスタ、５はＣレジスタ、な
どの本発明にいう第２のデータ処理部に対応するもの、
６はラッチ回路部、７はオア論理部、８はアドレス変換
回路部を表わしている。第１図図示の場合、ローカル・
ストレージ１から謙出されたデータがレジスタ４に一日
セットされてレジスタ３の内容と演算ユニット２をへて
演算され例えばローカル・ストレージ１内に格納される
。

この場合、１つの演算処理に２マシン・サイクルを要し
、第２のデータ処理部が図示レジスタ５の如く直接デー
タを出力できるものである場合であってレジスタ５の内
容を用いて演算する際に無駄時間を生じる難点をもって
いる。第２図図示の場合、ローカル・ストレージ１から
読出されたデータがラッチ回路部６にラッチされてレジ
スタ３の内容と演算されて例えばローカル・ストレージ
１１こ格納される。

この場合、ラツチ回路部６にラッチされたデー外まその
まま演算ユニット２に供給されることから、１マシン・
サイクルで実行され得る。しかも、該マシン・サイクル
で実行する場合にも、レジスタ５の内容を演算する際に
はなお時間的余裕がある。このため例えば演算結果を主
メモリに対するアクセス・アドレス情報に変換する如き
場合、１マシン・サイクル内でアドレス変換回路８によ
ってアドレス変換を行なわせることも可能である。第２
図図示の如き回路構成を得るに当って簡単にオア論理を
とることが望まれるが、近年トライ・ステート出力素子
を用いたワィャド・オア結合可能なＴＴＬＩＣが開発さ
れ、従来のオープンーコレクタ形のワィャド・オア結合
に〈らべて高速度であるという特徴をもっている。

本発明は第２図図示の如き回路構成に用いられるラツチ
回路部をトライ・ステート出力素子によって構成したデ
ータ処理装置を提供することを目的としている。そして
そのため、本発明のラツチ回路部を有するデータ処理装
置は、与えられたデータを演算および／または保持する
機能を有する第１のデータ処理部、該データ処理部から
の出力データをラツチするラツチ回路部、および出力が
上記ラツチ回路部からの出力とワィャド・オア論理によ
って結合される第２のデータ処理部をそなえ、上記第１
のデータ処理部の出力データを上記ラッチ回路部によっ
てラツチしたラッチ出力データと上記第２のデータ処理
部の出力データに対応した出力データとを上記ワィャド
・オア論理によって抽出するラッチ回路部を有するデー
タ処理装置において、上記ラッチ回路部は、各ビット対
応ユニットにおいて、出力制御信号によって出力を制御
されかつ少なくとも２つの入力に対してオア機能をもつ
トライ・ステート出力素子と該トライ・ステート出力素
子からの出力を選択的に上記トライ・ステート出力素子
の１つの入力に帰還する第１のゲートと上記トライ・ス
テート出力素子の他の１つの入力に供給される信号を選
択的に出力する上記第１のゲートと排他的に動作される
第２のゲートとをそなえ、かつクロック信号の立上りま
たは立下り時に上記第１のゲートのオン状態またはオフ
状態への変換が上記第２のゲートのオフ状態またはオン
状態への変換よりも早く行なわれるよう構成されてなり
、上記ラッチ回路部のビット対応ユニットの出力が上記
第２のデータ処理部の出力デー外こ対応した出力データ
のビット出力とワィャド・オア結合されることを特徴と
している。以下図面を参照して具体的に説明する。第３
図は本発明に用いるラッチ回路部の一実施例構成、第４
図は本発明に用いるラッチ回路部の他の一実施例構成、
第５図はラッチ回路部をローカル・ストレージの出力段
に用いた本発明の山実施例、第６図はその動作を説明す
るタイム・チャートを示す。第３図において、６はラッ
チ回路部、７−１なし、し７−ｎは夫々ビット対応ユニ
ット、８−１ないし８一ｎ、９−１ないし９−ｎは夫々
アンド回路、１０一１なし、し１０一ｎは夫々トライ・
ステート出力オア論理素子、１１なし、し１３は夫々／
ット回路を表わしている。

１つのビット対応ユニット例えば７一１におけるラッチ
動作は次の如く行なわれる。

即ち、‘１｝ 今、図示出力制御信号（ＯＵＴＰＵＴＣ
ＯＮＴＬ）が与えられている状態のもとで、クロツク信
号（ＣＬＯＣＫ）が論理「１」立上がると、先にアンド
回路８一１がオフ状態とされ、次いでアンド回路９一１
がオン状態とされる。

‘２）アンド回路９−１がオン状態とされた状態のもと
で、入力信号ＩＢがトライ・ステート出力オア論理素子
１０一１に供ｖ給されて出力ＩＹが現われる。このとき
、アンド回路８一１はオフ状態に保たれている。‘３｝
そして、クロツク信号が次に論理「０」に立下がると
、先にアンド回路８一１がオン状態とされ、次いでアン
ド回路９一１がオフ状態とされる。

‘４１ この結果、トライ・ステート出力オフ論理素子
１０−１の出力ＩＹがアンド回路８一１をへて当該素子
１０ーーに入力され、次いでアンド回路９−１がオフ状
態とされる。

‘５１ そして以後、クロツク信号が再び立上がるまで
の間、トライ・ステート出力オア論理素子１０ーーの出
力は元の出力ＩＹをそのまま保持する。

‘６｝ 再びクロック信号が立上がつて次いで立下がる
と、上記動作｛１）ないい５ーをへて、入力信号が新し
くラツチされる。

第３図図示のラッチ回路部６において、上述の如く各ビ
ット対応ユニット７一１なし、し７一ｎにおいてラッチ
動作を行なう。

そして該ラッチ回路部６の各出力端子は、例えば第２図
図示のレジスタ５の各ビット出力端子と他のトライ・ス
テート素子を介して物理的に接続されて、ワイヤド・オ
ア結合される。第４図は第３図図示のラッチ回路部６の
変形を示し、図中の符号、６，７ーーないし７−ｎ、８
−１なＬ、し８一ｎ、９一１なし、し９−ｎ、１１，１
２，１３は第３図に対応し、１４ーーないし１４一ｎは
夫々トライ・ステート出力ノア論理素子、１５−１なし
、し１５−ｎは夫々ノット回路を表わしている。

第４図図示の場合、トライ・ステート出力ノア論理素子
１４−ｉが用いられかつノット回路１５−ｉが用いられ
ているだけで、その動作は本質的に第３図図示の場合と
変わりはない。第５図は第３図または第４図図示のラッ
チ回路部をローカル・ストレージの出力段に用いた本発
明の一実施例を示し、第６図はその動作を説明するタイ
ム・チャートを示している。

図中の符号、ＩＡ，ＩＢは一緒になって本発明にいうロ
ーカル・ストレージに対応し、該ローカル・ストレージ
は独立にアクセス可能な記憶単位ＩＡとＩＢとで構成さ
れている。

２は演算ユニットを表わし、５Ａ，５Ｂは夫々第２図に
示すレジスタ５に対応している。

６Ａ，６Ｂは一緒になって本発明にいうラッチ回路部に
対応し、該ラッチ回路部は独立に上記記憶単位ＩＡ，Ｉ
Ｂの出力をラツチするラッチ回路単位６Ａと６Ｂとで構
成されている。

なお、各ラツチ回路単位６Ａおよび／または６Ｂは、上
記第３図または第４図図示の構成をとるものと考えてよ
い。７Ａ，７Ｂは夫々ワィャド・オア論理部、ＡＤＲＳ
Ａ、ＡＤＲＳＢは夫々アドレス情報、ＷＥはライト・ィ
ネーブル信号、ＣＬ−ＯＣＫは第３図または第４図図示
のクロック信号、ＯＴＣＡ、ＯＴＣＢは夫々第３図また
は第４図図示の出力制御信号（ＯＵＴＰＵＴＣＯＮＴＬ
）に対応する信号を表わしている。

記憶単位ＩＡとＩＢとは夫々独立にアクセス可能に構成
されているが、第６図を参照して動作を説明する如く、
同一アドレス・ロケーションには同一データが格納され
ているようにされる。

今、ローカル・ストレージＩＡ，ＩＢにおける、アドレ
ス・ロケーションＡＤＲＳＸの内容とアドレス・ロケー
ションＡＤＲＳＹの内容とを演算して、アドレス・ロケ
ーションＡＤＲＳＸに格納する処理を考える。

【７｝ この場合、第６図にタイム・チャートを示す如
く、記憶単位ＩＡに対してアドレスＡＤＲＳＹによって
読出しアクセスが行なわれ、記憶単位ＩＢに対してアド
レスＡＤＲＳＸによって読出しアクセスが行なわれる。

（８｝ そしてラッチ回路単位６Ａと６Ｂとに与えられ
るクロック信号（ＣＬＯＣＫ）が立上げられ、記憶単位
ＩＡから読出されたデータ（ＡＤＲＳＹ）がラッチ回路
単位６Ａにラッチされ、記憶単位ＩＢから読出されたデ
ータ（ＡＤＲＳＸ）がラッチ回路単位６Ｂにラッチされ
、演算ユニット２によって演算される側 そして、例え
ば上記クロック信号 （ＣＬＯＣＫ）が立下げられるタイミングにあわせて、
記憶単位ＩＡに対してアドレスＡＤＲＳＸによるアクセ
スが行なわれる。

００ 次のメイン・クロツクが発生されるタイミング時
には演算ユニット２による演算結果が得られており、次
のメイン・クロツクにあわせて記憶単位ＩＡとＩＢとの
夫々のアドレス・ロケ−ションＡＤＲＳＸに上記演算結
果がストアされる。

（１１）即ち、２つの記憶単位ＩＡとＩＢとの同一アド
レス・ロケーションに同一内容が格納される。

（１２）またラッチ回路単位６Ａにはクロック信号（Ｃ
ＬＯＣＫ）が立下がつた後に次に立上がるまでの間にデ
ータ（ＡＤＲＳＹ）が保持され、またラッチ回路単位６
Ｂには同様にデータ（ＡＤＲＳＸ）が保持される。

（１３）勿論、演算に当ってレジスタＳＡの内容やレジ
スタ５Ｂの内容を用いる場合、ワイャド・オア論理部７
Ａや７Ｂを介して演算ユニット２に供給される。

第５図図示の構成は、最近漸次利用されるようになって
きている。

いわゆる２ボート‐ＲＡＭと同等の機能をもつている。
即ち、該２ボートＲＡＭの機能を２つの記憶単位と２つ
のラッチ回路単位とによって達成し得る。第５図図示の
回路構成の難点は、例えばレジスタ５Ａを用いた演算が
実行されるとき、ラッチ回路部６Ａの内容が壊されてし
まう点である。

しかし、例えば記憶単位ＩＡの内容を必要とするマシン
・サイクル時に記憶単位ＩＡから読出しを行なってラッ
チ回路単位６Ａにラツチするようにすれば問題はない。
垂直型のマイクロ命令制御の場合にはこの方式が一般的
である。なお、上記第５図図示の説明において、記憶単
位ＩＡとＩＢとを用いることを示したが、勿論第２図図
示の構成におけるラッチ回路部６に第３図または第４図
図示の構成を用い得ることは言うまでもない。

以上説明した如く、本発明によれば、トライ・ステート
出力素子を用いてワイヤド・オア結合可能なラッチ回路
をデータ処理装置に適用することが可能となる。

なお、上記実施例説明において、ラッチ回路部６をロー
カル・ストレージの出力段に用いることを示したが、そ
れに限られることなく例えば演算ユニットの出力段など
に用い得ることは言うまでもない。

更にラツチ回路部６として第３図または第４図において
第１のゲート８−ｉや第２のゲート９−ｉにアンド回路
を用いることを示したが、これに限られるものではない
。

【図面の簡単な説明】

第１図および第２図は本発明の前提問題を説明する説明
図、第３図および第４図は夫々本発明に用いるラッチ回
路部の一実施例構成、第５図はラツチ回路部をローカル
・ストレージの出力段に用いた本発明の一実施例、第６
図はその動作を説明するタイム・チャートを示す。 図中、１はローカル・ストレージ、ＩＡ，ＩＢは夫々記
憶単位、２は演算ユニット「 ５は第２のデータ処理部
、６はラツチ回路部、６Ａ，６Ｂは夫々ラッチ回路単位
、７，７Ａ，７Ｂは夫々ワィャド・オア論理部を表わす
。 第１図 第２図 第３図 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １ 与えられたデータを演算および／または保持する機
   能を有する第１のデータ処理部、該データ処理部からの
   出力データをラツチするラツチ回路部、および出力が上
   記ラツチ回路部からの出力とワイヤド・オア論理によつ
   て結合される第２のデータ処理部をそなえ、上記第１の
   データ処理部の出力データを上記ラツチ回路部によつて
   ラツチしたラツチ出力データと上記第２のデータ処理部
   の出力データに対応した出力データとを上記ワイヤド・
   オア論理によつて抽出するラツチ回路部を有するデータ
   処理装置において、上記ラツチ回路部は、各ビツト対応
   ユニツトにおいて、出力制御信号によつて出力が制御さ
   れかつ少なくとも２つの入力に対してオア機能をもつト
   ライ・ステート出力素子と該トライ・ステート出力素子
   からの出力を選択的に上記トライ・ステート出力素子の
   １つの入力に帰還する第１のゲートと上記トライ・ステ
   ート出力素子の他の１つの入力に供給される信号を選択
   的に出力する上記第１のゲートと排他的に動作される第
   ２のゲートとをそなえ、かつクロツク信号の立上りまた
   は立下り時に上記第１のゲートのオン状態またはオフ状
   態への変換が上記第２のゲートのオフ状態またはオン状
   態への変換よりも早く行なわれるよう構成されてなり、
   上記ラツチ回路部のビツト対応ユニツトの出力が上記第
   ２のデータ処理部の出力データに対応した出力データの
   ビツト出力とワイヤド・オア結合されることを特徴とす
   るラツチ回路部を有するデータ処理装置。 ２ 上記第１のデータ処理装置はアドレス情報にもとづ
   いてアクセスされる記憶装置で構成され、上記ラツチ回
   路部が当該記憶装置からの読出データをラツチすること
   を特徴とする特許請求の範囲第１項記載のラツチ回路部
   を有するデータ処理装置。 上記記憶装置は互に独立にアクセス可能な複数の記憶
   単位で構成されかつ上記ラツチ回路部は上記複数の各記
   憶単位からの読出しデータを夫々独立にラツチする複数
   のラツチ回路単位で構成されることを特徴とする特許請
   求の範囲第２項記載のラツチ回路部を有するデータ処理
   装置。